Diplomarbeit - Eingebettete Systeme - Technische Universität ...
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3 Realisierungskonzepte<br />
Der Aufbau dieses Blocks entspricht im Wesentlichen dem Aufbau aus Abbildung<br />
2.1. Frequenzteiler sind in dieser nicht erforderlich, und statt eines VCO kommt eine<br />
DDS zum Einsatz. Die Phasendetektion ist nur für das komplexe Eingangssignal nötig.<br />
Außerdem enthält dieser Aufbau schon eine optionale Phase-Unwrap-Komponente<br />
(PU), sowie ein weiteres Tiefpassfilter (FLP (z)) zur Unterdrückung der in Abschnitt<br />
2.7.3 beschriebenen, hochfrequenten Phasenfehler. Das Ausgangssignal der PLL wird<br />
auf umgekehrtem Weg über die Bus-Arbitrierung transparent an den DAC geleitet.<br />
58<br />
Abbildung 3.6: Aufbau der ADPLL-IQ Komponente
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