Diplomarbeit - Eingebettete Systeme - Technische Universität ...

4 Implementierung
Als problematisch zeigt sich auch hier die Einbindung von Pipelineregistern innerhalb
rekursiver Strukturen. In einer Struktur nach Abbildung 4.17 müssten innerhalb
eines Datentaktes, zwei Multiplikationen und eine Addition ausgeführt werden.
Eine Transponierung des bisherigen Ergebnisses liefert Abhilfe, da das ohnehin vorhandene
Register (z −1 ) als Pipelineregister des Addierers verwendet werden kann.
Zur Transponierung müssen Ein- und Ausgang des Blockschaltbildes vertauscht und
die Richtung aller Datenpfade umgekehrt werden [OS99]. Die resultierende Struktur,
die letztendlich implementiert wurde, zeigt Abbildung 4.18. Über ein VHDL-generic
lässt sich die Anzahl der hintereinander geschalteten Filter und somit die Ordnung
bestimmen. Der damit erzielbare Frequenzgang ist in Abbildung 4.19 für N = 4 mit
variierender Filterordnung O dargestellt.
Abbildung 4.18: Aufbau des diskreten multipliziererfreien PT1-Gliedes
4.8.5 Phase Unwrap
In Abschnitt 2.7.4 wurde das Konzept des Phase-Unwrapping zur Erweiterung des
Einfangbereichs der PLL vorgestellt. Die Kodierung der Phase nach (4.14) erlaubt
eine effiziente Implementierung. Nach dieser hat das Bit an der Position i die Wertigkeit
π/2 i−M+1 , d.h. das MSB (Bit M − 1) hat die Wertigkeit π, Bit M − 2 hat
die Wertigkeit π/2, etc. Um größere Phasen als π darstellen zu können, ist daher
eine Erweiterung der Wortbreite und eine Kommaverschiebung notwendig. Jedes Bit
zusätzliche Wortbreite verdoppelt den darstellbaren Phasenbereich und verdoppelt
somit den Fangbereich der PLL. Der Aufbau der Implementierung ist in Abbildung
4.20 dargestellt.
Analog zu Abbildung 2.19 wird zunächst die Differenzphase gebildet. Da die Differenzphase
Werte zwischen −2π und 2π annehmen kann, muss die Wortbreite um ein
Bit erweitert werden (die Wortbreiten sind an den Verbindungslinien entsprechend
gekennzeichnet). Um festzustellen, ob die Differenzphase größer oder kleiner als π ist,
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