flotox - Bibliothèque Ecole Centrale Lyon - École Centrale de Lyon

- 281 -La figure 3-7 met en évidence le phénomèned'amplification du déséquilibre sur les lignes de bits,cette figure correspond à la figure 3-6.La figure 3-8 montre le résultat de ces déséquilibressur le bistable de lecture. On notera qu'avantla première lecture le bistable présente un état intermédiairequi correspond à la mise sous tension du circuit.La figure 3-9 met en évidence que0 dans le castypique on ne dégrade pas l'état d'une cellule mémoiredurant une lecture, même si celle-ci se fait durant untemps infini.111.2.2 Circuit d'entrées / sortiesLe schéma logique de ce circuit est donné à lafigure 3-10 tandis que son schéma détaillé est donné à lafigure 3-11.Le circuit d'entrée est simplement constitué de3 inverseurs I, I, 13 qui fournissent les donnéesd'entrée à C et D et donc aux lignes de bits LB et LBà travers T11 et T12 (figure 3-3).Le circuit de sortie est constitué d'un bufferde sortie 3 états. Celui-ci comprend une porte NOR : N1et une porte NND : A1 attaquant respectivement les MOS Pet N de l'inverseur de sortie. Les inverseurs I,, I, I6I permettant la compatibilité TTL-L.S. en sortie.Les données de sortie complémentaires transmisespar E et F sont ramenées à une seule information parl'intermédiaire de l'inverseur 1 et celui qui suit.