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Eine Methode zur formalen Modellierung von ...

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4.7 Verteiltes Dispatching <strong>von</strong> m Prozessoren 99<br />

4.7.1 Das System fur verteiltes Dispatching<br />

Zum Systemaufbau aus Abschnitt 4.6.1 nehmen wir nun n ; 1 Subsysteme PZjDj mit<br />

j 2 f1 : : : mg hinzu. Jedes derartige Subsystem besteht aus einem Prozessor PZj , einem<br />

Dispatcher Dj und einem Timer Tj.<br />

.<br />

.<br />

.<br />

.<br />

.<br />

.<br />

.<br />

.<br />

In 1 Out 1<br />

Inn Outn<br />

<br />

Prozesse<br />

P 1toQ<br />

.<br />

.<br />

<br />

P ntoQ<br />

.<br />

.<br />

Queue Q<br />

. .<br />

QtoD1 QtoDm<br />

. .<br />

<br />

. .<br />

D1toQ DmtoQ . .<br />

Dispatcher und Prozessoren<br />

PZ1D1 PZmDm<br />

wobei fur j 2 f1:::mg :<br />

. DjtoQ QtoDj<br />

PZjDj<br />

.<br />

PZj<br />

DjtoP j<br />

DjtoT.<br />

j<br />

.<br />

. Dj<br />

.<br />

P jtoDj<br />

T jtoDj<br />

Tj<br />

Abbildung 4.7.1: Verteiltes Dispatching fur m Prozessoren<br />

Das in Abbildung 4.7.1 dargestellte System durchlauft viele Phasen. Zur Steigerung der<br />

Ubersichtlichkeit verzichten wir darauf, alle n Prozesse und m Subsysteme im SSD darzustellen<br />

und nutzen die Moglichkeit der hierarchischen Darstellung. Die im System auftretenden<br />

Prozesse sind im Kasten Prozesse\ und die oben genannten Subsysteme im Kasten<br />

"<br />

Dispatcher und Prozessoren\ dargestellt. Alle Subsysteme arbeiten unabhangig <strong>von</strong>einander<br />

und stimmen sich mittels der zentralen Queue ab. Jeder Dispatcher ist jeweils durch<br />

"<br />

einen Kanal, den er lesend und einen Kanal, den er schreibend nutzen kann, mit der Queue<br />

verbunden. Entsprechend zu unseren bisherigen <strong>Modellierung</strong>en fuhrt der Dispatcher die<br />

Zuteilung zwischen einem ausgewahlten Proze und dem zugeordneten Prozessor mittels<br />

der Erzeugung <strong>von</strong> Kanalverbindungen durch. Da jeder Proze im Verlauf der Ausfuhrung<br />

seiner Berechnung an jeden der Prozessoren gebunden sein kann, ergeben sich die Phasen,<br />

die das System durchlauft. Im SSD verzichten wir auf die explizite graphische Darstellung<br />

dieser Phasen. Die Prozesse bilden durch ihre Ein- und Ausgabekanale In i bzw. Out i<br />

die Schnittstelle des Systems <strong>zur</strong> Umgebung, deren charakteristische Vernetzungsstruktur<br />

inzwischen bekannt ist. Die initiale Phase entspricht der Vernetzungsstruktur, in der kein<br />

Proze an einen Prozessor gebunden ist. Die Umsetzung dieses SSD ergibt die in Abbildung<br />

4.7.2 gezeigte Andl-Spezikation fur das System MultiVPV.<br />

Die Menge der Kanalbezeichner N MultiV P V ergibt sich aus den bisher vorgestellten <strong>Modellierung</strong>en,<br />

aus der Andl-Spezikation in Abbildung 4.7.2 und durch eine Erweiterung der<br />

Menge N MultiP . Entsprechend zu Abschnitt 4.6 sind im hier modellierten System fur jeden

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