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Eine Methode zur formalen Modellierung von ...

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4.7 Verteiltes Dispatching <strong>von</strong> m Prozessoren 103<br />

Funktionsgleichungen fur f V<br />

Q<br />

8s 2<br />

n2NMultiV P V<br />

[S n] j l t 2 f1:::mg in j 2 fh Next i hig P iList 2 fP 1:::Png n fhig<br />

P ortList 2 f!DtoP 1:::!DtoP ng n fhig d f 2 f1:::mg :<br />

9h 2 f1:::mg ! Type V :<br />

Fur #PiList= m :<br />

(1a) f V (fQStoV 7! h P iList P ortList ig s)<br />

= fQtoD1 7! h p 1 !Dto(p 1 ) i:::QtoDm7! h p l !Dto(p l ) ig h(hi)(s)<br />

Fur #PiList < m :<br />

(1b) f V (fQStoV 7! h P iList P ortList ig s)<br />

= fQtoD1 7! h p 1 !Dto(p 1 ) i:::QtoDl7! h p l !Dto(p l ) i<br />

QtoD(l + 1) 7! h Empty i:::QtoDm7! h Empty ig h(hi)(s)<br />

(2) h(hi)(fD1toQ 7! in 1 :::DmtoQ 7! in m gs) = fV toQS 7! h#(in 1 ::: in m ) ig h(f)(s)<br />

Fur d 6= hi und #PiList = #d :<br />

(3a)<br />

h(d)(fQStoV 7! h P iList P ortList iD1toQ 7! in 1 :::DmtoQ7! in m gs)<br />

= fQtoDj 1 7! h p 1 !Dtop 1 i : : : QtoDj t 7! h p l !Dtop l i<br />

Fur d 6= hi und #PiList < #d :<br />

(3b)<br />

V toQS 7! h#(in 1 ::: in m ) ig h(f)(s)<br />

h(d)(fQStoV 7! h P iList P ortList iD1toQ 7! in 1 :::DmtoQ7! in m gs)<br />

= fQtoD1 7! h p 1 !Dto(p 1 ) i:::QtoDl7! h p l !Dto(p l ) i<br />

QtoD(l + 1) 7! h Empty i:::QtoD(#d) 7! h Empty ig<br />

V toQS 7! h#(in 1 ::: in m ) ig h(f)(s)<br />

(4) h(d)(fQStoV 7! h Empty iD1toQ 7! in 1 :::DmtoQ7! in m gs)<br />

= fQtoDj 1 7! h Empty i:::QtoDj t 7! h Empty iVtoQS 7! h#(in 1 ::: in m ) ig h(f)(s)<br />

wobei : l = #P iList und j 1 = d[1]:::j k = d[l]:::j t = d[#d]<br />

p 1 = P iList[1]:::p l = PiList[#P iList]<br />

(#(fkg cf) = 1 , in k = h Next i) ^ (#(fkg cf) = 0 , in k = hi)<br />

4.7.2.2 Die Speichereinheit<br />

Die Komponente QS ubernimmt die Aufgaben der Queue, die durch die Schnittstelle zu<br />

den Prozessen charakterisiert ist. Sie mu alle eintreenden Prozeidentikatoren und Ports<br />

abspeichern, darf keinen Proze bevorzugt behandeln und liefert dem Verteiler die geforderten<br />

Identikatoren und Ports. Wir werden diese Komponente ausgehend <strong>von</strong> der Queue fur<br />

das System mit n Prozessen modellieren. Hierbei behalten wir die Losung fur die Gleichbehandlung<br />

aller Prozesse bei. Das Verhalten wird so erweitert, da Listen <strong>von</strong> Identikatoren<br />

und Ports, entsprechend der <strong>von</strong> dem Verteiler geforderten Anzahl, weitergegeben werden.<br />

Abbildung 4.7.6 zeigt die Andl-Spezikation <strong>von</strong> QS.

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