Eine Methode zur formalen Modellierung von ...
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134 Speicherverwaltung<br />
Daher werden die Speicherzugrie nicht in Lesen und Schreiben aufgeteilt, sondern abstrakt<br />
als Speicheroperationen (Step i ra i ) mit zugeordneter physikalischer Adresse ra 2 AS dargestellt.<br />
Um eine solche Operation ausfuhren zu konnen, benotigt der Prozessor die Informationen<br />
daruber, ob die Seite eingelagert ist, und falls ja, die zugeordnete physikalische<br />
Adresse. Bei Kopplung <strong>von</strong> Proze und Prozessor binden wir den lokalen Speicherverwalter<br />
an den Prozessor, so da die relevante Information bzgl. der Realisierung einer virtuellen<br />
Adresse direkt an den Prozessor gegeben werden kann. Ein Prozessor durchlauft, bezogen<br />
auf einen Proze Pi, zwei Phasen, die in Abbildung 5.8.3 graphisch veranschaulicht sind.<br />
Prozessor<br />
PZ<br />
.<br />
P ZtoAS .<br />
AStoP Z<br />
.<br />
Phase free<br />
.<br />
P ZtoD<br />
.<br />
.<br />
DtoP Z<br />
.<br />
PtoPZ .<br />
. P ZtoP<br />
SV toP i<br />
.<br />
P ZtoD<br />
.<br />
pppppppppppppppppppppppppppppppppppppp<br />
pppppppppppppppppppppppppppppppppppppp<br />
Prozessor<br />
.<br />
pppppppppppppppppppppppppppppppppppppp<br />
.<br />
ppppppppppppppppppppppppppppppppppppp<br />
PZ<br />
.<br />
P itoSV<br />
. DtoP Z<br />
P ZtoAS<br />
AStoP Z<br />
.<br />
Phase bound<br />
Abbildung 5.8.3: Prozessor mit Speicherzugri<br />
Initial ist der Prozessor, entsprechend <strong>zur</strong> oben gezeigten Phase free, mit keinem Proze<br />
verbunden. Abbildung 5.8.4 beschreibt die initiale Vernetzung <strong>von</strong> PZ.<br />
agent PZ<br />
input channels DtoP Z : S DtoP Z AStoP Z : S AStoP Z<br />
output channels P ZtoD : S P ZtoD P ZtoAS : S P ZtoAS<br />
private channels <br />
is basic<br />
end PZ<br />
f PZ mit der Spezikation <strong>von</strong> Seite 60 mit der Erweiterung <strong>von</strong> Seite 136<br />
Abbildung 5.8.4: Andl-Spezikation <strong>von</strong> PZ mit Speicherzugri<br />
Die den Kanalen zugeordneten Nachrichtentypen wurden bereits in den Spezikationen der<br />
vorangehenden Abschnitten festgelegt. Mit den Forderungen an das Verhalten des Prozessors<br />
geben wir nun, ausgehend <strong>von</strong> der in Abschnitt 4.3.4 bereits gezeigten Spezikation<br />
eines Prozessors, folgende textuelle Beschreibung an.<br />
(2.1) PZ erhalt uber Kanal P toP Z entweder nur die Nachricht (Step i va i ) oder<br />
zusatzlich die Ports ?SV toP i und !PitoSV. PZ sendet die Nachricht va i<br />
uber Kanal P itoSV und geht in den Zustand (Step i va i ) uber.<br />
(2.2) PZ erhalt im Zustand (Step i va i ) uber Kanal SV toP i die Nachricht (va i ra i ).
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