Eine Methode zur formalen Modellierung von ...

50 Prozessorverwaltung
der zugeteilten Zeitspanne zu gewahrleisten. Dies erfolgt dadurch, da er bei Zuteilung des
Prozessors einen Zeitgeber mit einem vorgegebenen Zeitlimit startet und die Suspendierung
des Prozesses veranlat, sobald die Zeitspanne abgelaufen ist. Ein Proze, der den Prozessor
benotigt, wird in einen Warteraum, eine Queue, eingetragen, aus dem der Dispatcher
den nachsten Proze fur die Zuteilung des Prozessors entnimmt.
Die zentrale Idee besteht darin, das System als mobiles, dynamisches Focus-Netz zu modellieren,
in dem die Kopplung von Proze und Prozessor durch den Aufbau direkter Kanalverbindungen
zwischen beiden Komponenten hergestellt wird. Der Dispatcher initiiert
den Aufbau dieser Verbindung. In den nachsten Abschnitten zeigen wir zunachst das verteilte
System und die Verknupfung der genannten Komponenten, siehe Abschnitt 4.3.1,
und spezizieren die Komponenten in den Abschnitte 4.3.3 bis 4.3.7 jeweils separat.
4.3.1 Ein erstes verteiltes System zur Prozessorverwaltung
Mit den oben gegebenen Erlauterungen ergibt sich ein verteiltes System, das aus den Komponenten
Proze, Prozessor, Dispatcher, Queue und Timer besteht. Das SSD zu diesem
System OneP zeigt Abbildung 4.3.1. Die Verbindung von OneP zur Umgebung wird durch
den Proze und dessen Lese- bzw. Schreibverbindung uber die Kanale In 1 bzw. Out 1 deniert.
Die Verbindungen der Komponenten untereinander werden in den spater gezeigten
Spezikationen erklart. Das SSD zeigt zwei Systemphasen: In Phase 0 ist P 1 nicht an PZ
gebunden. In Phase 1 ist P 1 durch die Kanale P toP Z und P ZtoP mit PZ verbunden.
Phase 0 zeigt reprasentativ die Systemstruktur dafur, da der Proze im Zustand ready
ist: er ist bereit, seine Berechnung auszufuhren, aber das Betriebsmittel Prozessor steht
fur ihn aktuell nicht zur Verfugung. Phase 1 zeigt die Systemstruktur, falls der Proze im
Zustand busy ist, und die Ausfuhrung der Berechnung aktuell voranschreitet.
In 1
Q
.
.
Out 1
In 1
.
.
Out 1
Proze
P1
. P 1toQ
Proze
P1
. P 1toQ
PtoPZ
.
. .
P ZtoP
.
Queue
Prozessor
PZ
Queue
Q
Prozessor
PZ
QtoD
.
.
P ZtoD
DtoQ
Dispatcher
D
.
.
DtoP Z
DtoT .
.
TtoD
Timer
T
QtoD
.
.
P ZtoD
DtoQ
Dispatcher
D
.
.
DtoP Z
DtoT .
.
TtoD
Timer
T
Phase 0 Phase 1
Abbildung 4.3.1: Das Einprozessorsystem OneP
Die Umsetzung des in Abbildung 4.3.1 gezeigten SSD in eine Andl-Spezikation gema
Abschnitt 2.8 liefert die in Abbildung 4.3.2 gezeigte Spezikation. Die zugeordneten Nach-