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Entwicklung einer Nanotechnologie-Plattform für die ... - JuSER

Entwicklung einer Nanotechnologie-Plattform für die ... - JuSER

2 DIE ENTWICKLUNG DER

2 DIE ENTWICKLUNG DER SPEICHERTECHNOLOGIE Parameter wie die Lebensdauer der Stempel, die Langzeitstabilität des Prozesses oder die Durchsatzqualität sind derzeit noch nicht ausreichend abschätzbar für die großflächige Einführung der Nanoimprint-Lithographie auf dem Halbleitermarkt [18]. Unternehmen wie Molecular Imprints Inc. stützen derzeit ihre Forschung immer mehr darauf, genau diese Wissenslücken bezüglich der Zuverlässigkeit zu füllen [19]. Auch in Zusammenarbeit mit Firmen der Halbleitersparte, wie Samsung, Toshiba und IBM, werden Studien (u.a. für die Herstellung von 22 nm CMOS-Bauteilen der nächsten Generation) angelegt um Risiken einstufen zu können [20-22]. Dabei überzeugt vor allem die grundlegende Performance des Nanoimprints. Bisherige Forschungsarbeiten haben gezeigt, dass eine Strukturauflösung von 5 nm mit der Nanoimprint-Lithographie erzielt werden kann [23]. Dabei ist die Auflösungsgrenze lediglich durch die Strukturweiten auf dem Stempel bzw. beim Skalieren in den Nanometerbereich voraussichtlich durch die Beschaffenheit der Polymerketten des Lacks bestimmt. Wissenschaftler von Hewlett-Packard zeigten 2008 die erfolgreiche Integration der Nanoimprint-Lithographie in die CMOS-Back-End Linie [24]. Es wurden dabei Strukturen einer neuartigen Speichertechnologie von einer Linienbreite von bis zu 5 nm auf einem CMOS basierten Chip realisiert. Hierdurch war auch die Realisierbarkeit eines erfolgreichen Prozesses auf vorstrukturierten Wafern erwiesen. Um derartige Mehrlagen-Konzepte zu verfolgen, bedarf es einer sehr genauen Justage (Alignment) einzelner Schichten zueinander. In diesem Zusammenhang wurde eine Alignment-Präzision von unter 20 nm mit Hilfe von Moiré-Interferenz-Strukturen gezeigt, welches durchaus an die Genauigkeit heutiger Verfahren grenzt, wodurch der Imprint konkurrenzfähig bleibt [25]. Die Herausforderung des Alignments liegt bei der Ablage des Stempels auf dem Wafer, da hierbei Verschiebungen durch mechanisch wirkende Kräfte auftreten können. Um den Durchsatz an Wafern abschätzen zu können, werden Forschungsarbeiten auf dem Gebiet der Fließfähigkeit von Imprint-Lacken untersucht [26 – 28]. Die Geschwindigkeit des Lackflusses bestimmt dabei maßgeblich die Gesamtzeit, die ein Imprint-Prozess während der Produktion einnimmt. Dabei haben die Dimensionen der abzubildenden Strukturen (Höhe, Breite und Länge) sowie die Lackviskositäten und -dicken großen Einfluss auf die Imprint-Zeit. Es wurde gezeigt, dass sehr kleine Strukturen (75 nm Linienweite) binnen weniger Sekunden gedruckt werden können, welches dem Ziel hoher Durchsätze (> 10 Wafer pro Stunde) bereits sehr nahe kommt. Weitere Untersuchungen befassen sich mit Defektanalysen (z.B. durch Partikel) [29], Materialien zur Stempel-Beschichtung [30] oder der Frage nach alternativen Stempelmaterialien zur Kostenreduzierung [31, 32]. Diese Studien helfen insbesondere bei der Kostenabschätzung für die industrielle Einführung der Imprint-Technologie. 17

2 DIE ENTWICKLUNG DER SPEICHERTECHNOLOGIE Das Interesse am Forschungsfeld zur Nanoimprint-Lithographie wächst stetig, was auch an der Vielzahl der Beiträge großer Technologiekonferenzen (z. B. der 34 th International Conference on Micro and Nano Engineering 2008) zu erkennen ist [33, 34]. Doch der Boom ist anhand der oben aufgezeigten Fakten durchaus berechtigt. Allerdings ist davon auszugehen, dass die Imprint-Technologie zunächst beispielsweise in der Herstellung von photonischen oder optischen Komponenten und in Feldern der Chemie und Biologie eingesetzt wird [35]. Der Einsatz zur Fertigung von hochintegrierten Prozessoren und Speicherchips bedarf hingegen noch ein wenig mehr Erfahrung. Allerdings wird auch hier die Nanoimprint-Lithgraphie durchaus als Prozess-Technologie der nächsten Generation eingeplant. Die International Technology Roadmap for Semiconductors (ITRS) beschreibt die Einführung der Imprint- Technologie für die Technologieknoten der nächsten Dekade (siehe Abbildung 2.2) [36]. Somit wächst die Wahrscheinlichkeit auch Speicherchips (in Abbildung 2.2 Flash oder DRAM) zukünftig mit Nanoimprint-Lithographie herzustellen. Abbildung 2.2: Auszug aus der ITRS-Roadmap [37]. 18