Wersja pełna [8,55 MB] - Wydział Elektroniki, Telekomunikacji i ...

Karta zajęć – laboratorium
Razem 15
poziom liczba
Lp. Zagadnienie
wiedzy umiej.
godzin
A B C D E
1. Zintegrowany system projektowy Active-HDL. X X 3
2. Symulacja funkcjonalna i weryfikacja sprzętowa prostego układu
kombinacyjnego z wykorzystaniem schematu ideowego.
X 2
3. Symulacja funkcjonalna i weryfikacja sprzętowa prostego układu
sekwencyjnego z wykorzystaniem schematu ideowego.
X 2
4. Symulacja, synteza i weryfikacja sprzętowa prostego układu
kombinacyjnego z wykorzystaniem języka VHDL.
X 2
5. Symulacja, synteza i weryfikacja sprzętowa prostego układu
sekwencyjnego z wykorzystaniem języka VHDL.
X 2
6. Symulacja, synteza i weryfikacja sprzętowa układu dzielnika
częstotliwości z wykorzystaniem języka VHDL.
X 2
7. Symulacja, synteza i weryfikacja sprzętowa układu z maszyną stanów
(wyświetlanie napisu na wyświetlaczu LED) z wykorzystaniem języka
VHDL.
X 2
8. Symulacja, synteza i weryfikacja sprzętowa układu odczytu klawiatury
z eliminacją drgań zestyków (prosty stoper) z wykorzystaniem języka
VHDL.
X 2
9. Symulacja, synteza i weryfikacja sprzętowa układu interfejsu
szeregowego synchronicznego (na przykładzie PS/2) z wykorzystaniem
języka VHDL.
X 2
10. Symulacja, synteza i weryfikacja sprzętowa układu interfejsu
szeregowego asynchronicznego (na przykładzie RS232) z
wykorzystaniem języka VHDL.
X 2
11. Symulacja układu realizującego generator obrazu VGA z
wykorzystaniem języka VHDL.
X 2
12. Synteza i weryfikacja sprzętowa układu realizującego generator obrazu
VGA (wyświetlanie bitmapy).
X 2
13. Synteza układu zaawansowanego (do wyboru) z wykorzystaniem
języka VHDL.
X 3
14. Weryfikacja sprzętowa układu zaawansowanego. X 2
Razem 30
134