Wersja pełna [8,55 MB] - Wydział Elektroniki, Telekomunikacji i ...

Karta zajęć – laboratorium
poziom liczba
Lp. Zagadnienie
wiedzy umiej.
godzin
A B C D E
1. Wprowadzenie do laboratorium. Prezentacja systemu do syntezy i
implementacji kodu HDL.
X X 2
2. Synteza i implementacja prostego układu kombinacyjnego w języku
Verilog.
X 2
3. Synteza i implementacja prostego układu sekwencyjnego w języku
Verilog.
X 2
4. Symulacja maszyny stanów w języku Verilog. X 2
5. Synteza maszyny stanów w języku Verilog. X 2
6. Implementacja maszyny stanów w języku Verilog. X 2
7. Opracowanie modelu i symulacja układu z interfejsem PS/2 (VHDL). X 3
8. Synteza układu z interfejsem PS/2 (VHDL) X 3
9. Implementacja układu z interfejsem PS/2 (VHDL) X 2
10. Symulacja układu do pomiaru czasu (VHDL) X 3
11. Synteza układu do pomiaru czasu (VHDL) X 3
12. Implementacja układu do pomiaru czasu (VHDL) X 2
13. Projekt zawansowanego testbench’a do symulacji (VHDL) X 2
Razem 30
138