Wersja pełna [8,55 MB] - Wydział Elektroniki, Telekomunikacji i ...

Karta zajęć – laboratorium
poziom liczba
Lp. Zagadnienie
wiedzy umiej.
godzin
A B C D E
1. Zintegrowany system projektowy ISE. X X 2
2. Symulacja, synteza i weryfikacja sprzętowa prostego układu
kombinacyjnego z wykorzystaniem języka VHDL.
X 2
3. Symulacja, synteza i weryfikacja sprzętowa prostego układu
sekwencyjnego z wykorzystaniem języka VHDL.
X 2
4. Symulacja, synteza i weryfikacja sprzętowa układu z maszyną stanów z
wykorzystaniem języka VHDL.
X 2
5. Synteza i weryfikacja sprzętowa układu interfejsu szeregowego (PS/2
lub RS232 do wyboru) z wykorzystaniem języka VHDL.
X 3
6. Synteza bloków funkcjonalnych za pomocą Core Generatora. X X 2
7. Synteza i weryfikacja sprzętowa układu realizującego generator obrazu
VGA z wykorzystaniem bloków IP wygenerowanych przez Core
Generator.
X 3
8. Synteza i weryfikacja sprzętowa układu prostego przetwarzania obrazu
z wykorzystaniem bloków IP wygenerowanych przez Core Generator.
X 3
9. Zintegrowany system projektowy EDK. X X 2
10. Synteza, oprogramowanie i weryfikacja sprzętowa prostego systemu
SoC (temat do wyboru) z wykorzystaniem systemu EDK i procesora
Microblaze.
X 3
11. Synteza, oprogramowanie i weryfikacja sprzętowa prostego systemu
SoC (temat do wyboru) z wykorzystaniem systemu EDK, procesora
Microblaze i bloków funkcjonalnych w języku VHDL.
X 3
12. Synteza i weryfikacja sprzętowa prostego systemu DSP (temat do
wyboru) z wykorzystaniem zaawansowanych narzędzi (System
Generator, Core Generator, EDK, IPcores, itp.).
X 3
Razem 30
465