Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik
Für nur vorzeichenlose oder nur vorzeichenbehaftete Operationen mit dem Datentyp
std_logic_vector stellen die Packages std_logic_unsigned und std_logic_signed von Synopsys
überladene Operatoren zur Verfügung. In diesem Fall muß auf die Auswahl des Packages geachtet
werden.
Für vorzeichenlose Operationen ist das Package std_logic_unsigned mittels
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
-- nur vorzeichenlose Operationen für std_logic_vector
und für vorzeichenbehaftete Operationen ist das Package std_logic_signed mittels
USE IEEE.STD_LOGIC_SIGNED.ALL;
-- nur vorzeichenbehaftete Operatoren für std_logic_vector
einzubinden.
Müssen innerhalb einer Architektur vorzeichenbehaftete und vorzeichenlose Operationen ausgeführt
werden, so sind die Datentypen unsigned und signed zu verwenden und entweder das Package
std_logic_arith oder das Package numeric_std einzubinden:
USE IEEE. STD_LOGIC_ARITH.ALL; -- Operationen für unsigned und signed
USE IEEE. NUMERIC_STD.ALL; -- Operationen für unsigned und signed
Die im Package numeric_std vordefinierten Operatoren für unsigned und signed sind:
- Arithmetische Operatoren:
- + und -
- abs, Vorzeichen + und - (nur für signed)
- * und /
- rem und mod
- Relationale Operatoren: =, /=, =
- Shift- und Rotations-Operatoren:
- SHIFT_LEFT und SHIFT_RIGHT
- ROTATE_LEFT und ROTATE_RIGHT
- Logik-Operatoren: not, and, or, nand, nor, xor, xnor
Die einzelnen Varianten der überladenen Operatoren sind dem Package zu entnehmen.
WEITERE DATENTYPEN 117