Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik
3.2 Validierung mit einer Testbench
Mit einer Testumgebung („Testbench“) wird die korrekte Funktionsweise einer zu entwerfenden
Schaltung (sog. Device Under Test) unter Verwendung von Stimulidaten geprüft (validiert). Im besten
Fall stellen die Testbenches nicht nur die Stimulidaten zur Verfügung, sondern sie prüfen auch
die Ausgangssignale (sog. self-checking testbenches).
Testbenches können aus einem oder aus mehreren VHDL-Modellen aufgebaut werden.
1. Testbench mit einem VHDL-Modell:
Dies ist die kompakteste Form einer Testbench. In der Testbench wird das DUT instantiiert, mit Stimulidaten
beaufschlagt und die Antworten ausgewertet.
Abbildung 3.1: Testbench mit einem VHDL-Modell
Struktur einer Testbench mit einem VHDL-Modell:
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ENTITY xyz_tb IS
END xyz_tb;
--------------------------------------------------------------------
ARCHITECTURE one_modell OF xyz_tb IS
-- Deklaration der Testbench-Signale
-- Deklaration der DUT-Komponente(n)
BEGIN
-- Instantiierung der DUT-Komponente(n),
-- Stimuli Generation und Response Control
END one_modell;
--------------------------------------------------------------------
CONFIGURATION xyz_tb_config OF xyz_tb IS
FOR one_modell
FOR
Stimuli
Generation
DUT
Response
Control
model model_tb
VHDL - SIMULATION 90