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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Kapitel 3 VHDL - Simulation 3.1 Einleitung Elektrotechnik und Informatik Bei einer Designmethodik unter Verwendung von Synthesewerkzeugen müssen die Eingabe-Modelle für die Synthese und die Synthese-Ergebnisse simuliert werden. • Simulation vor der Synthese: - Die Simulation der Modelle dient der frühzeitigen Funktionsüberprüfung. - Die Simulation erfordert i.d.R. eine Testumgebung, die Eingabedaten (Stimuli) zur Verfügung stellt und die Ist-Antworten mit den Soll-Antworten vergleicht. Die automatische Überprüfung der Ist-Antworten mit den Soll-Antworten erspart die manuelle (aufwendige und fehlerträchtige) Überprüfung. • Simulation nach der Synthese: - Die Simulation von Syntheseergebnissen (von Netzlisten) dient der Untersuchung, ob das Ergebnis der Synthese funktional mit den Synthesemodellen übereinstimmt. - Bei der Simulation von Netzlisten werden die Zeitverzögerungen der Komponenten mit simuliert, wodurch Timing-Fehler auftreten können. • Simulationsphasen: - Gemäß dem Language Reference Manual (LRM) der Sprache VHDL erfolgt die Simulation eines VHDL-Modells in den drei Schritten „Elaboration“, „Initialization“ und „Execution“. - In der „Elaboration“-Phase wird das Simulationsmodell mit allen Hierarchieebenen, Blöcken und Signalen aus den compilierten VHDL-Modellen aufgebaut. - In der „Initialization“-Phase werden alle Signale, Variablen und Konstanten mit Anfangswerten versehen. - In der „Execution“-Phase wird die eigentliche Simulation durchgeführt. VHDL - SIMULATION 89

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik 3.2 Validierung mit einer Testbench Mit einer Testumgebung („Testbench“) wird die korrekte Funktionsweise einer zu entwerfenden Schaltung (sog. Device Under Test) unter Verwendung von Stimulidaten geprüft (validiert). Im besten Fall stellen die Testbenches nicht nur die Stimulidaten zur Verfügung, sondern sie prüfen auch die Ausgangssignale (sog. self-checking testbenches). Testbenches können aus einem oder aus mehreren VHDL-Modellen aufgebaut werden. 1. Testbench mit einem VHDL-Modell: Dies ist die kompakteste Form einer Testbench. In der Testbench wird das DUT instantiiert, mit Stimulidaten beaufschlagt und die Antworten ausgewertet. Abbildung 3.1: Testbench mit einem VHDL-Modell Struktur einer Testbench mit einem VHDL-Modell: -------------------------------------------------------------------- ENTITY xyz_tb IS END xyz_tb; -------------------------------------------------------------------- ARCHITECTURE one_modell OF xyz_tb IS -- Deklaration der Testbench-Signale -- Deklaration der DUT-Komponente(n) BEGIN -- Instantiierung der DUT-Komponente(n), -- Stimuli Generation und Response Control END one_modell; -------------------------------------------------------------------- CONFIGURATION xyz_tb_config OF xyz_tb IS FOR one_modell FOR Stimuli Generation DUT Response Control model model_tb VHDL - SIMULATION 90

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