Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik
Auswirkung der Zustandscodierung auf das Synthesergebnis:
Wie schon bei der Betrachtung der vorgestellten Zustandscodierungen angedeutet, wirken sich die
Zustandscodierungen auf den Hardwareverbrauch und die erreichbare Taktfrequenz unterschiedlich
aus. Abschließend sollen daher Synthesergebnisse verglichen werden, die mit dem Synopsys Design
Compiler bei der Synthese des folgenden FSM-Modells erzielt wurden.
Beispiel: Pseudotetradenerkenner
Bei der FSM handelt es sich um ein Schaltwerk zur Erkennung von seriell übertragenen 4-Bit-Wörtern
im 8-4-2-1 BCD-Code (LSB first). Die Codewörter für die dezimalen Zahlen 10 bis 15 (sog.
Pseudotetraden) werden erkannt und am Ausgang Y angezeigt.
Das folgende FSM-Modell besitzt zunächst noch 15 Zustände. Bei der Synthese erfolgt eine Zustandsminimierung
auf 6 Zustände.
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ENTITY pte IS
PORT ( Reset : IN STD_LOGIC;
CLK : IN STD_LOGIC;
X : IN STD_LOGIC;
Y : OUT STD_LOGIC );
END pte;
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ARCHITECTURE pte_3p OF pte IS
TYPE states IS (S0, S1, S2, S3, S4, S5, S6, S7,
S8, S9, S10, S11, S12, S13, S14);
SIGNAL current_state : states;
SIGNAL next_state : states;
BEGIN
state_memory : PROCESS (Reset, CLK)
BEGIN
IF Reset = '1' THEN
current_state