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Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik - Beispiele: Komponentendeklarationen für Inverter, Oder-Gatter und UND-Gatter COMPONENT inv GENERIC (tpd_lh, tpd_hl : time := 0.8 ns) ; PORT (a : IN bit; y : OUT bit) ; END COMPONENT; COMPONENT or2 GENERIC (tpd_lh : time := 1.5 ns; tpd_hl : time := 1 ns) ; PORT (a,b : IN bit; y : OUT bit) ; END COMPONENT; COMPONENT and2 GENERIC (tpd_lh : time := 1 ns; tpd_hl := 1.5 ns) ; PORT (a,b : IN bit; y : OUT bit) ; END COMPONENT; COMPONENT and3 GENERIC (tpd_lh : time := 1 ns; tpd_hl := 1.8 ns) ; PORT (a,b,c : IN bit; y : OUT bit) ; END COMPONENT; 2.7.2 Komponenteninstantiierung - Die eigentliche Netzliste wird erst durch das Instantiieren der Komponenten und gleichzeitiges Verdrahten durch Zuweisung von Signalnamen an die Ports erzeugt, wobei auch Parameter übergeben werden können. - Jede Komponente erhält bei der Instantiierung einen eigenen Referenznamen (inst_name): inst_name : [ COMPONENT ] comp_name [ GENERIC MAP ( . . . ) ] [ PORT MAP ( . . . ) ] ; - Das Schlüsselwort COMPONENT kann erst ab der VHDL-93-Norm wiederholt werden. - Über die PORT MAP werden Signale (auf unterschiedliche Arten) miteinander verbunden. - Die GENERIC MAP ist zuständig für die Organisation und die Verknüpfung von Parametern bzw. deren Werte innerhalb der Hierarchie. VHDL-GRUNDLAGEN 51

Hardware-Entwurf mit VHDL Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik • GENERIC MAP und PORT MAP: - Portsignale und Generics kann es an drei verschiedenen Stellen geben: 1. Portsignale und Generics in der Entity des Modells („formals“). 2. Portsignale und Generics in der Komponentendeklaration („locals“). 3. Portsignale und Generics in der Komponenteninstanz („actuals“). - Die Verknüpfungen erfolgen über die sog. GENERIC MAP und die PORT MAP. - Anwendungen von GENERIC MAP und PORT MAP: 1. In der CONFIGURATION: Hier werden die „formals“ mit den „locals“ verknüpft. 2. In der Komponenteninstanz: Hier werden die „locals“ mit den „actuals“ verknüpft. Dabei gilt folgende Regel: Die Angaben in den Komponenteninstanzen haben Vorrang vor denen in den Komponentendeklarationen. Varianten von GENERIC MAP und PORT MAP: 1. Liste mit durch Kommas getrennten Signalnamen bzw. Parameterwerten, wobei die Zuordnung durch „positional association“ erfolgt. 2. Durch Kommas getrennte explizite Zuweisungen in beliebiger Reihenfolge, wobei die Zuordnung durch „named association“ erfolgt. 3. Kombination aus beiden o.g. Varianten, wobei die zweite Variante der ersten Varianten folgen muß. Erlaubt ist das Schlüsselwort OPEN zur Kennzeichnung nicht angeschlossener Ports. VHDL-GRUNDLAGEN 52

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