Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik
• GENERIC MAP und PORT MAP:
- Portsignale und Generics kann es an drei verschiedenen Stellen geben:
1. Portsignale und Generics in der Entity des Modells („formals“).
2. Portsignale und Generics in der Komponentendeklaration („locals“).
3. Portsignale und Generics in der Komponenteninstanz („actuals“).
- Die Verknüpfungen erfolgen über die sog. GENERIC MAP und die PORT MAP.
- Anwendungen von GENERIC MAP und PORT MAP:
1. In der CONFIGURATION:
Hier werden die „formals“ mit den „locals“ verknüpft.
2. In der Komponenteninstanz:
Hier werden die „locals“ mit den „actuals“ verknüpft.
Dabei gilt folgende Regel:
Die Angaben in den Komponenteninstanzen haben Vorrang vor denen in den Komponentendeklarationen.
Varianten von GENERIC MAP und PORT MAP:
1. Liste mit durch Kommas getrennten Signalnamen bzw. Parameterwerten, wobei die
Zuordnung durch „positional association“ erfolgt.
2. Durch Kommas getrennte explizite Zuweisungen in beliebiger Reihenfolge, wobei die
Zuordnung durch „named association“ erfolgt.
3. Kombination aus beiden o.g. Varianten, wobei die zweite Variante der ersten Varianten
folgen muß.
Erlaubt ist das Schlüsselwort OPEN zur Kennzeichnung nicht angeschlossener Ports.
VHDL-GRUNDLAGEN 52