Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik
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ARCHITECTURE behavioral OF reg_8 IS
BEGIN
PROCESS (clock, reset)
BEGIN
IF reset = '1' THEN
q '0'); -- alle Bits werden auf Null gesetzt
ELSIF clock'event AND clock = '1' THEN
q