Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter
Kapitel 3 VHDL - Simulation
3.1 Einleitung
Elektrotechnik und Informatik
Bei einer Designmethodik unter Verwendung von Synthesewerkzeugen müssen die Eingabe-Modelle
für die Synthese und die Synthese-Ergebnisse simuliert werden.
• Simulation vor der Synthese:
- Die Simulation der Modelle dient der frühzeitigen Funktionsüberprüfung.
- Die Simulation erfordert i.d.R. eine Testumgebung, die Eingabedaten (Stimuli) zur Verfügung
stellt und die Ist-Antworten mit den Soll-Antworten vergleicht. Die automatische Überprüfung
der Ist-Antworten mit den Soll-Antworten erspart die manuelle (aufwendige und fehlerträchtige)
Überprüfung.
• Simulation nach der Synthese:
- Die Simulation von Syntheseergebnissen (von Netzlisten) dient der Untersuchung, ob das
Ergebnis der Synthese funktional mit den Synthesemodellen übereinstimmt.
- Bei der Simulation von Netzlisten werden die Zeitverzögerungen der Komponenten mit simuliert,
wodurch Timing-Fehler auftreten können.
• Simulationsphasen:
- Gemäß dem Language Reference Manual (LRM) der Sprache VHDL erfolgt die Simulation
eines VHDL-Modells in den drei Schritten „Elaboration“, „Initialization“ und „Execution“.
- In der „Elaboration“-Phase wird das Simulationsmodell mit allen Hierarchieebenen, Blöcken
und Signalen aus den compilierten VHDL-Modellen aufgebaut.
- In der „Initialization“-Phase werden alle Signale, Variablen und Konstanten mit Anfangswerten
versehen.
- In der „Execution“-Phase wird die eigentliche Simulation durchgeführt.
VHDL - SIMULATION 89