Hardware-Entwurf mit VHDL

Hardware-Entwurf mit VHDL
Prof. Dr.-Ing. Stefan Wolter Elektrotechnik und Informatik
Unter Verwendung von NextState für den nächsten Zustand und von CurrentState für den aktuellen
Zustand kann eine FSM nach dem Zwei-Prozessmodell prinzipiell wie folgt modelliert werden.
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ENTITY FSM IS
PORT ( ... ) ; -- Eingangs- und Ausgangs-Ports
END FSM ;
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ARCHITECTURE beh_2PR OF FSM IS
TYPE fsm_state IS (s0, s1, ... ) ; -- Zustandsvektor deklarieren
SIGNAL CurrentState: fsm_state; -- aktueller Zustand vom Typ fsm_state
SIGNAL NextState : fsm_state; -- Folgezustand vom Typ fsm_state
BEGIN
SYNC: PROCESS (reset, clock)
BEGIN
IF reset = ’1’ THEN
CurrentState