Untitled

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AO ... AtS
00 ... 07
TAOS
Bild 6. Z· Zeilablauf eines Schreibzyklus beim 65XX
einer Speicherzelle geht das folgenderma­
Ben vor sich:
Etwa 300 ns nach der fallen den Flanke
von 02 legt die CPU die Adresse der gewiinschten
Speicherzelle auf den AdreBbus.
Gleichzeitig zeigt R/W durch HIGH­
Pegel an, daB es sich urn eine Leseoperation
handelt. Die Datenanschliisse des
Prozessors werden zu Eingangen und der
adressierte Speicher bekommt nun Zeit,
den gewunschten Inhalt auf den Datenbus
zu legen. Datenubernahmezeitpunkt
ist die fallende Flanke von 02. In Kapi­
tel 2.3.6.2 wurde bereits genau beschrieben,
wie ein D-Flipflop arbeitet. Gleiche
Voraussetzungen gel ten auch bei der
Datenubernahme in den Prozessor. Die
Zustande der Datenleitungen durfen sich
wahrend des Intervalls Tosu (Data Setup
Time) + THR (Hold Time bei Read-Operation)
nicht andern. Danach ist der Speicherinhalt
ubergeben.
Ganz ahnlich lauft die Sache, wenn der
Computer Informationen in andere Bausteine
schreiben will. Schauen Sie sich in
TMDS
Systemjunktion haarklein 203
9ulli90 Adresse
DATA AUS
Bild 6.7 den Zeitablauf eines Schreibzyklus
an. Wie beim Lesen erscheint die
Adresse der gewunschten Speicherzelle
erst nach der Data Setup Time (Tos) von
maximal 300 ns auf dem Bus. Die Steuer­
logik im Computer muB nun dem angesprochenen
Baustein durch LOW an CE
mitteilen, daB er gemeint ist. 200 ns nach
der positiven Taktflanke legt der Prozessor
die Daten auf den Datenbus und
nimmt sie 10 ns nach der negativen Flanke
erst wieder fort. In dieser Zeit muB der
angesprochene Baustein die Daten ubernom
men haben. Oblicherweise tut er das
an der negativen Flanke des Ta ktsignals 02.
6.3.3 Realisierung von
Softwareschaltern
Fur die CPU besteht grundsatzlich kein
Unterschied zwischen Speich ern und Input-/Output-Bausteinen,
denn auch die
sind letztendlich nichts anderes als Speicherzellen,
mit dem Unterschied, daB uber
ihre Ausgangszustande bestimmte Operationen
ausgelost werden konnen. Man