Schaltungsdesign mit VHDL

4 Aufbau eines VHDL-Modells
damit widerspruchsfrei festzulegen. Typische Anwendungen sind
Packages, die einen bestimmten Logiktyp (z.B. vierwertige Logik) und
die zugehörigen Operatoren beschreiben. Andere Packages könnten
beispielsweise eine Sammlung von mathematischen Funktionen
(sin(x), cos(x), etc.) enthalten.
VHDL unterscheidet zwischen Package und Package Body, die beide
eigenständig sind und auch getrennt compiliert werden. Ursache für
diese Vereinbarung sind die Abhängigkeiten beim Compilieren der
Design-Einheiten. Da die anderen Design-Einheiten auf den verwendeten
Packages aufbauen, müßten bei der Änderung eines Unterprogramms
im Package alle vom Package abhängigen Design-Einheiten
neu compiliert werden. Durch die Trennung von Deklaration (enthalten
im Package) und Funktionalität bzw. Definition (enthalten im
Package Body) kann dies vermieden werden. Entities, Architectures
und Configurations basieren nur auf den Deklarationen des Packages.
Änderungen im Package Body erfordern damit kein Neu-Compilieren
der übrigen Design-Einheiten. Dieses Konzept, das auch als "deferring"
bezeichnet wird, unterstützt die Änderungsfreundlichkeit der
VHDL-Modelle ("deferring" steht für "Verschiebung" der Implementierung
in den Package Body).
Die Syntax der Design-Einheit Package lautet wie folgt:
PACKAGE pack_name IS
...
... -- USE-Anweisungen, Disconnections
... -- Deklarationen von:
... -- Typen und Untertypen,
... -- Aliases, Konstanten,
... -- Signalen, Files, Komponenten,
... -- Unterprogrammen, Attributen
... -- Definition von:
... -- Attributen
...
... -- VHDL'93: Groups, Shared Variables
...
END [PACKAGE] [pack_name] ;
Das Schlüsselwort PACKAGE kann nur in 393 wiederholt werden.
© G. Lehmann/B. Wunder/M. Selz 103