Schaltungsdesign mit VHDL

7 Konfigurieren von VHDL-
Modellen
Die Sprache VHDL bietet bei der strukturalen Beschreibung elektronischer
Systeme ein hohes Maß an Flexibilität. So können unter anderem
Modelle dadurch umkonfiguriert werden, daß man ihre interne
Funktion austauscht, ihre Verdrahtung ändert oder die Modellparameter
modifiziert.
"Konfigurieren" von VHDL-Modellen bedeutet im einzelnen also:
p die Auswahl der gewünschten Architekturalternative für eine Entity
(d.h. Auswahl der internen Modellfunktion),
p die Auswahl der zu verwendenden Modelle für die einzelnen Instanzen
bei strukturalen Modellen,
p das Verbinden von Signalen und Ports auf den unterschiedlichen
Hierarchieebenen,
p die Zuweisung von Werten an die Parameter (Generics) der einzelnen
Instanzen.
Diese Konfigurationsangaben werden in einer eigenen Design-Einheit,
der "Configuration", zusammengefaßt. Änderungen an dieser Design-
Einheit erfordern kein erneutes Compilieren des Gesamtmodells, so
daß verschiedene Modellvarianten schnell untersucht werden können.
Daneben können auch in Deklarationsteilen von Architekturen und
Blöcken und in den GENERIC MAP- und PORT MAP-Anweisungen
der Komponenteninstantiierung Konfigurationsanweisungen stehen.
In vielen Fällen werden bei fehlenden Konfigurationskonstrukten
Defaultwerte verwendet.
176 © G. Lehmann/B. Wunder/M. Selz