Schaltungsdesign mit VHDL

5 Strukturale Modellierung
COMPONENT and2
GENERIC (tpd_lh : time := 1 ns; tpd_hl : time := 1.5 ns) ;
PORT (a,b : IN bit; y : OUT bit) ;
END COMPONENT ;
COMPONENT and3
GENERIC (tpd_lh : time := 1 ns; tpd_hl : time := 1.8 ns) ;
PORT (a,b,c : IN bit; y : OUT bit) ;
END COMPONENT ;
Die eigentliche Netzliste wird erst durch das Instantiieren dieser Sokkeltypen
und gleichzeitiges Verdrahten durch Zuweisung von Signalnamen
an die Ports erzeugt. Dabei können auch Parameter übergeben
werden.
Jede Komponente erhält bei der Instantiierung einen eigenen Referenznamen
(inst_name):
inst_name : comp_name
[ GENERIC MAP ( ... ) ] -- Generic-Map-Liste
[ PORT MAP ( ... ) ]; -- Port-Map-Liste
Es existieren verschiedene Möglichkeiten, die Ports und Parameter von
Komponente und zugehöriger Instanz zuzuordnen. Um die dafür erforderliche
Syntax zu verstehen, sind zunächst folgende Ebenen zu
unterscheiden:
p Ports und Generics in der Schnittstellenbeschreibung (Entity)
der zu instantiierenden Komponente (sog. "formals"),
p Ports und Generics in der Komponentendeklaration (sog.
"locals") und
p lokale Signale innerhalb der Architektur oder die von der Architektur
zu übergebenden Parameterwerte (sog. "actuals").
Bei der Komponenteninstantiierung innerhalb von strukturalen Architekturen
werden locals mit actuals verbunden. Angaben von Parameterwerten
in der Generic-Map überschreiben dabei die Defaultwerte in
der Komponentendeklaration.
© G. Lehmann/B. Wunder/M. Selz 109