Schaltungsdesign mit VHDL

B Die Sprache VHDL
Mit der Überarbeitung der Norm wurde der Einsatzbereich für Aliase
erweitert. Nun können auch Typen und Unterprogramme mit Aliasen
versehen werden. Die erweiterte Syntax in 393 lautet:
ALIAS alias_name [ : alias_type]
IS aliased_object;
ALIAS alias_name IS aliased_type;
ALIAS alias_name IS aliased_subprogram
[[arg_1_type {, arg_n_type }]
[RETURN result_type]];
Die Angabe des Alias-Typs ist bei Objekten in der neuen Norm optional.
Die fett gedruckten, eckigen Klammern sind Teil der Alias-Deklarationssyntax.
Einige Beispiele für die neue Norm (393):
ALIAS bus_low IS bus_16 (0 TO 7); -- Kurzform
TYPE chars IS ('1','2','3','4,','5'); -- in my_pack
ALIAS one2five IS work.my_pack.chars; -- Typ-Alias
ALIAS und IS "AND" [bit, bit RETURN bit]; -- Fkt.-Alias
3.3.5 Implizite Deklaration
Einen Sonderfall bei den Deklarationen bilden die ganzzahligen Laufvariablen
in FOR-Schleifenkonstrukten (FOR...LOOP und FOR...
GENERATE). Diese müssen nicht explizit deklariert werden.
3.3.6 Weitere Deklarationen
Neben den erwähnten Objektklassen gibt es in VHDL noch einige weitere
Elemente, die vor ihrer Verwendung deklariert werden müssen:
p Unterprogramme (Funktionen und Prozeduren),
p Schnittstellen von VHDL-Modellen, d.h. die Schnittstellensignale
(PORT) und Parameter (GENERIC) eines Modells,
p Ein- und Ausgabeargumente von Unterprogrammen,
p Komponenten.
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