Schaltungsdesign mit VHDL

B Die Sprache VHDL
11.4 PORT MAP bei strukturalen Modellen
Mit Hilfe von PORT MAP-Anweisungen können Signale auf unterschiedlichen
Ebenen auf verschiedene Arten miteinander verbunden
werden.
PORT MAP-Anweisungen können an verschiedenen Stellen auftreten:
p In der Design-Einheit "Configuration" verbinden sie "formals"
(Ports der instantiierten Entity) mit "locals" (Ports der Komponente).
p In der Anweisung zur Komponenteninstantiierung verbinden sie
"locals" (Ports der Komponente) mit "actuals" (Signale in der
Architektur).
Für den erstgenannten Fall sollen einige Aspekte der PORT MAP aufgezeigt
werden, die auch für Komponenteninstantiierungen gelten:
p Im einfachsten Fall werden durch eine mit Kommata getrennte
Liste von "local"-Portnamen beide Signalebenen (in der gleichen
Reihenfolge wie in der Komponentendeklaration angegeben)
miteinander verbunden (sog. "positional association").
p Explizites Zuweisen von Signalen mit dem Zuweisungszeichen
"=>" eröffnet weitaus mehr Möglichkeiten (sog. "named association"):
m Signale können in unterschiedlicher Reihenfolge miteinander
verknüpft werden,
m "formal"-Ports können unbeschaltet bleiben (Schlüsselwort
OPEN). In diesem Fall muß ein "formal"-Port mit
dem Modus IN einen Defaultwert besitzen,
m ein "local"-Port kann mit mehr als einem "formal"-Port
verknüpft werden.
In Abb. B-21 sind die erlaubten Konstellationen dargestellt.
214 © G. Lehmann/B. Wunder/M. Selz