Schaltungsdesign mit VHDL

2 Synthese
ergeben sich zuerst aufgrund der obigen Beschreibungen. Bei der
anschließenden Optimierung werden aber dann in der Regel wieder
identische Schaltungen erzeugt.
ARCHITECTURE if_variante ARCHITECTURE case_variante
c b a
c b a
i
3
< MUX
i
3
=
MUX
3
=
MUX
z
Abb. C-7: Schaltbild der IF- und der CASE-Variante
2.3.3 Signale und Variablen
Bei der Beschreibung von Algorithmen ist normalerweise die Speicherung
von Zwischenergebnissen notwendig. Dazu könnten prinzipiell
Signale oder Variablen verwendet werden. Da Zuweisungen an Signale
immer erst ein "Delta" später wirksam werden, führt der Einsatz von
Signalen als Zwischenspeicher in Algorithmen jedoch häufig zu Modellierungsfehlern
und damit zu unerwarteten Syntheseergebnissen.
Zur Illustration soll hier ein Beispiel gezeigt werden, bei dem mit Hilfe
einer Schleife eine regelmäßige Schaltungsstruktur (XOR-Kette) beschrieben
werden soll:
ENTITY kette IS
PORT ( hbyte: IN std_ulogic_vector (0 TO 3) := "0000";
value: OUT std_ulogic );
END kette;
© G. Lehmann/B. Wunder/M. Selz 255
2
0
=
&
z