Schaltungsdesign mit VHDL

1 Simulation
1.1 Überblick
Die Simulation dient im allgemeinen der Verifikation von Entwurfsschritten.
Bei einer Designmethodik mit VHDL unter Verwendung von
Synthesewerkzeugen werden vorwiegend Verhaltensmodelle auf abstrakten
Entwurfsebenen (System-, Algorithmische und Register-
Transfer-Ebene) und die entsprechenden strukturalen Modelle auf Logikebene
eingesetzt. Die Simulation von VHDL-Modellen hat dabei
konkret folgende Aufgaben zu erfüllen:
1.1.1 Simulation von Verhaltensmodellen
In der Regel werden Verhaltensmodelle von Hand erstellt oder durch
ein Front-End-Tool generiert. Verhaltensmodelle dienen
p zur frühzeitigen Verifikation des Entwurfs,
p als Eingabe für ein Synthesewerkzeug.
Meist wird für das Verhaltensmodell bereits auf abstrakter Ebene eine
Testumgebung ("Testbench") des Modells erstellt, welche die Eingangssignale
(Stimuli) für das Modell zur Verfügung stellt und dessen
Ausgangssignale (Ist-Antworten) mit den erwarteten Werten (Soll-
Antworten) vergleicht. Durch die Angabe von erwarteten Antworten
kann ein aufwendiges und fehlerträchtiges, manuelles Überprüfen der
Ausgangssignale entfallen.
Eine Simulation von Verhaltensmodellen auf abstraktem Niveau muß
folgende Fragen beantworten:
Ist das Modell syntaktisch korrekt?
Manuell erstellte VHDL-Modelle sind in der Regel nicht von vorne
herein syntaktisch korrekt. Eine entsprechende Überprüfung kann
vom Compiler-Modul des VHDL-Simulators oder von speziellen Syn-
230 © G. Lehmann/B. Wunder/M. Selz