Schaltungsdesign mit VHDL

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3 VHDL-Gremien und Informationsquellen Auf internationaler Basis arbeiten viele Organisationen und Arbeitsgruppen an der Weiterentwicklung und Verbreitung der Sprache VHDL. Viele davon bieten Informationen für "jedermann", z.B. über regelmäßig erscheinende Newsletters, mailing-Listen oder ftp-Server, die über das internationale Rechnernetz (Internet) frei zugänglich sind. Einigen der Arbeitsgruppen kann man beitreten und sich aktiv an deren Tätigkeiten und Diskussionen beteiligen. Die folgenden Abschnitte sollen einen Überblick über die wichtigsten dieser Institutionen geben. Die Aufzählung erhebt keinen Anspruch auf Vollständigkeit. Es existieren neben den erwähnten Institutionen noch viele weitere, nationale oder lokale Benutzervereinigungen und spezialisierte Arbeitsgruppen. 3.1 VHDL-News-Group Im internationalen News-Net wurde im Januar 1991 eine Gruppe speziell für das Themengebiet VHDL eingerichtet. Sie trägt die Bezeichnung comp.lang.vhdl und wird täglich von mehreren hundert VHDL-Anwendern gelesen. Aktuelle Themen und Probleme zur Syntax, zu Programmen und zum praktischen Einsatz von VHDL werden dort intensiv diskutiert und neueste Informationen ausgetauscht. Regelmäßig werden von Herrn Thomas Dettmer aktuelle Informationen über VHDL-Literatur, Public-Domain-Software, häufige Fragen zu VHDL, Anschriften von VHDL-Gremien, Arbeitsgruppen sowie Softwareherstellern zusammengestellt und in dieser News-Group veröffentlicht. 298 © G. Lehmann/B. Wunder/M. Selz
3.2 VHDL International 3 VHDL-Gremien und Informationsquellen Unter den Arbeitsgruppen, die sich international mit dem Thema VHDL beschäftigen, sind die meisten in den Vereinigten Staaten beheimatet. Dort ist, neben den verschiedenen Komitees vom IEEE, in erster Linie die Gruppe "VHDL International, Inc." (kurz: VI) zu nennen. Hierbei handelt es sich um eine gemeinnützige Vereinigung, deren Absicht es ist, gemeinsam die Sprache VHDL als weltweiten Standard für den Entwurf und die Beschreibung von elektronischen Systemen voranzutreiben. Zu den Mitgliedern von VI gehören alle führenden EDA-Hersteller nebst einigen bedeutenden Elektronikkonzernen. Kontakt: VHDL International, 407 Chester Street, Menlo Park, CA 94025, USA e-mail: cms@cis.stanford.edu Von VHDL International wird auch eine Arbeitsgruppe gesponsort, das "VHDL International Users Forum" (VIUF, früher VHDL Users Group, VUG). Das VIUF organisiert unter anderem Konferenzen und publiziert Newsletters. Kontakt: Allen M. Dewey, IBM Enterprise Systems, P.O. Box 950, MS P360, Poughkeepsie, NY 12602, USA e-mail: adewey@vnet.ibm.com 3.3 VHDL Forum for CAD in Europe In Europa treffen sich die VHDL-Experten meist zweimal im Jahr im Rahmen der Konferenz EURO-DAC / EURO-VHDL und bei den Veranstaltungen des "VHDL Forum for CAD in Europe" (VFE). Während auf der großen Herbst-Konferenz mehr die theoretischen Vorträge im Vordergrund stehen, liegt der Schwerpunkt bei den VFE-Tagungen, die im Frühjahr stattfinden, auch auf den praktischen VHDL-Anwendungen. Beide Termine werden von Vorführungen bzw. Präsentationen der EDA-Hersteller begleitet. Im Rahmen des "VHDL Forum for CAD in Europe" sind einige Arbeitsgruppen entstanden. Dazu gehört z.B. die "European VHDL synthesis working group", die sich mit © G. Lehmann/B. Wunder/M. Selz 299
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Durch Kombinat
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente Damit VHDL-Modelle
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Als Trenn- und Beg
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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3 Objekte ... a := 0.4; -- "real-Va
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3 Objekte Der maximal mögliche Wer
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3.4 Ansprechen von Objekten 3.4.1 O
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4 Aufbau eines VHDL-Modells stimmte
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung COMPONEN
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ARCHITECTURE structural OF n_bit_re
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6 Verhaltensmodellierung Im vorange
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6.1 Operatoren 6 Verhaltensmodellie
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6.1.3 Arithmetische Operatoren 6.1.
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6 Verhaltensmodellierung eingeführ
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
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9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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9 Besonderheiten bei Signalen Die Z
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10 Gültigkeit und Sichtbarkeit Um
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10 Gültigkeit und Sichtbarkeit spr
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11.3.3 Überladen von Aufzähltypwe
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Entity Komp.-instanz Architektur 11
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11.5.1 Typspezifische Files 11 Spez
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11.5.3 Handhabung von Files in 393
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element_data next_element element_d
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Teil C Anwendung von VHDL © G. Leh
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1 Simulation tax-Checkern durchgef
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1.2.3 Native-Compiled Simulationste
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1 Simulation auch dazu verwendet we
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1 Simulation ARCHITECTURE strategy_
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1 Simulation -------- Fortsetzung v
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1 Simulation wurde bereits eine tec
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2 Synthese strukturen beschrieben.
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2 Synthese Die Register-Transfer-Sy
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Seite 247 und 248: 2 Synthese stützen, da bei der Anw
Seite 249 und 250: 2 Synthese Im folgenden soll deshal
Seite 251 und 252: 2 Synthese Die folgenden beiden Arc
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Seite 255 und 256: 2 Synthese Bei der Architektur fals
Seite 257 und 258: ARCHITECTURE cla OF addierer IS SIG
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Seite 261 und 262: 2.4 Synthese von sequentiellen Scha
Seite 263 und 264: ARCHITECTURE variante2 OF dff IS BE
Seite 265 und 266: ENTITY dff IS PORT (clk,d,reset: IN
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Seite 269 und 270: Laufzeit / [ns] 8 7 6 5 4 3 120 130
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Seite 273 und 274: Rechenzeit / [sec] Rechenzeit / [se
Seite 275 und 276: Teil D Anhang © G. Lehmann/B. Wund
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Seite 283 und 284: Die Auflösungsfunktion wird folgen
Seite 285 und 286: 1 Packages Als Beispiel einer Funkt
Seite 287 und 288: 2.1.2 Strukturale Modellierung 2 VH
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Seite 293 und 294: 2 VHDL-Übungsbeispiele zweites Fil
Seite 295: 2 VHDL-Übungsbeispiele Diese Funkt
Seite 299 und 300: Herausgeber: Jaques Rouillard und J
Seite 301 und 302: 4 Disketteninhalt Dem Buch liegt ei
Seite 303 und 304: Literatur Die im folgenden aufgefü
Seite 305 und 306: [GUY 92] A. Guyler: "VHDL 1076-1992
Seite 307 und 308: [SEL 93d] M. Selz, K. D. Müller-Gl
Seite 309 und 310: Sachverzeichnis Die im folgenden au
Seite 311 und 312: FOR 154; 160; 177 FOREIGN 228 forma
Seite 313 und 314: PROCEDURE, Prozeduren 163; 170; 192
Seite 315 und 316: Unvollständige Typdeklarationen 22
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