Schaltungsdesign mit VHDL

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B Die Sprache VHDL 8.3.3 Signalzuweisungen Auch bei nebenläufigen Signalzuweisungen ist eine Verlagerung in den letzten Delta-Zyklus durch das Schlüsselwort POSTPONED möglich. Signalzuweisungen ohne jegliche Verzögerung sind dabei allerdings nicht erlaubt. Die entsprechende Syntax am Beispiel der nicht bedingten Signalzuweisung lautet (393): [assignment_label :] [POSTPONED] sig_name
9 Besonderheiten bei Signalen Neben den obigen Erläuterungen über nebenläufige und sequentielle Signalzuweisungen gibt es noch einige Besonderheiten bei der Handhabung von Signalen in VHDL, die hier erwähnt werden sollen. 9.1 Signaltreiber und Auflösungsfunktionen Ein Signal ist ein Informationsträger, der verschiedene Signalwerte annehmen kann. Im Falle herkömmlicher Signale, wie sie in vorhergehenden Kapiteln erläutert wurden, wird dieser Wert durch Signalzuweisungen festgelegt. Dahinter verbirgt sich aber ein Mechanismus, der erst bei mehrfachen, gleichzeitigen Zuweisungen an ein und dasselbe Signal wichtig wird: Das Konzept von Signaltreibern und Auflösungsfunktionen ("resolution functions"). Soll z.B. ein Bus oder eine bidirektionale Verbindung aufgebaut werden, sind jeweils mehrere Signalquellen für ein Signal vorzusehen, die in gewisser Weise einen Teil zum resultierenden Signalwert auf dem Bus oder der bidirektionalen Leitung beitragen. Diese einzelnen Signalquellen werden in VHDL als Signaltreiber ("driver") bezeichnet. Signaltreiber werden durch VHDL-Signalzuweisungen erzeugt. Dies geschieht oft auch unbeabsichtigt durch mehrfache Signalzuweisungen. Das Signal w im nachfolgenden Beispiel besitzt durch die beiden Signalzuweisungen zwei Signaltreiber, die u.U. auch gleichzeitig aktiv sein können, da die Anweisungen nebenläufig (parallel) ablaufen. ARCHITECTURE arch_one OF anything IS BEGIN w
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt 6.3 Signalzuweisungen und Ve
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.2.4 Syntheseprogramme 7 Design-Me
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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3 Objekte Sämtliche Daten in VHDL
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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Package Body Package 4 Aufbau eines
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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Seite 143 und 144: 6.4 Nebenläufige Anweisungen 6 Ver
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2 Synthese strukturen beschrieben.
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2 Synthese Die Register-Transfer-Sy
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2 Synthese stützen, da bei der Anw
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2 Synthese Bei der Architektur fals
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ARCHITECTURE cla OF addierer IS SIG
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2 Synthese ARCHITECTURE eins OF bar
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2.4 Synthese von sequentiellen Scha
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ARCHITECTURE variante2 OF dff IS BE
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ENTITY dff IS PORT (clk,d,reset: IN
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2 Synthese Da die Prozesse zur Besc
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Laufzeit / [ns] 8 7 6 5 4 3 120 130
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2 Synthese Eine neunfache Optimieru
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Rechenzeit / [sec] Rechenzeit / [se
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Teil D Anhang © G. Lehmann/B. Wund
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1 Packages p Multiplikations- und D
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1 Packages Bei Objekten des Typs ti
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Die Auflösungsfunktion wird folgen
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1 Packages Als Beispiel einer Funkt
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2.1.2 Strukturale Modellierung 2 VH
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2 VHDL-Übungsbeispiele p Gegeben s
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2 VHDL-Übungsbeispiele Segment leu
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3.2 VHDL International 3 VHDL-Gremi
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Herausgeber: Jaques Rouillard und J
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4 Disketteninhalt Dem Buch liegt ei
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Literatur Die im folgenden aufgefü
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[GUY 92] A. Guyler: "VHDL 1076-1992
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[SEL 93d] M. Selz, K. D. Müller-Gl
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Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
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Unvollständige Typdeklarationen 22
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