Schaltungsdesign mit VHDL

B Die Sprache VHDL
ARCHITECTURE behavioral OF array_compare IS
BEGIN
cmp : PROCESS (a,b)
VARIABLE equ : boolean ;
BEGIN
equ := true ;
first_dim_loop : FOR k IN a'RANGE(1) LOOP
second_dim_loop : FOR l IN a'RANGE(2) LOOP
IF a(k,l) /= b(k,l) THEN -- Elementvergleich
equ := false ;
-- Ausstieg aus aeusserer Schleife beim ersten, ------------
-- nicht identischen Matrixelement -------------------------
EXIT first_dim_loop ;
END IF ;
END LOOP ;
END LOOP ;
equal