Schaltungsdesign mit VHDL

1 Simulation
wurde bereits eine technische Spezifikation vorgelegt. VITAL umfaßt
eine Beschreibungsform für das Zeitverhalten in ASIC-Modellen
durch ein spezielles Format, SDF ("standard delay format"), und ermöglicht
den Zugriff auf Standardbibliotheken der Hersteller.
VITAL erfreut sich einer starken Unterstützung durch CAE- und
ASIC-Hersteller. Die Softwarehersteller wollen unmittelbar nach Festlegung
des technologieunabhängigen Standards ihre Werkzeuge anpassen.
Falls zu diesem Zeitpunkt auch leistungsfähigere Simulatoren
zur Verfügung stehen, dürfte die VHDL-Simulation auf Logikebene
keine Nachteile gegenüber der Simulation mit speziellen Digitalsimulatoren
mehr aufweisen.
© G. Lehmann/B. Wunder/M. Selz 241