Schaltungsdesign mit VHDL

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C Anwendung von <strong>VHDL</strong> ARCHITECTURE richtig OF kette IS BEGIN PROCESS (hbyte) VARIABLE merker: std_ulogic := '0'; BEGIN merker := '0'; FOR i IN hbyte'RANGE LOOP merker := merker XOR hbyte(i); END LOOP; value
2 Synthese Bei der Architektur falsch hingegen werden Signale eingesetzt. Da Signalzuweisungen im Prozeß nicht sofort ausgeführt werden, werden die Zuweisungen an merker nicht wirksam, so daß nur noch eine Zuweisung, nämlich "merker
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Durch Kombinat
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente Damit VHDL-Modelle
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Als Trenn- und Beg
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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3 Objekte ... a := 0.4; -- "real-Va
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3 Objekte Der maximal mögliche Wer
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3 Objekte Mit 393 kann der Name des
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3 Objekte p im BLOCK-Deklarationste
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3 Objekte dabei mitunter auf ein- u
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3.4 Ansprechen von Objekten 3.4.1 O
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3 Objekte PROCESS VARIABLE v_1, v_2
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3 Objekte Die Zuweisung von komplet
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4 Aufbau eines VHDL-Modells stimmte
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4 Aufbau eines VHDL-Modells USE lib
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4 Aufbau eines VHDL-Modells Die opt
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4 Aufbau eines VHDL-Modells d.h. di
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4 Aufbau eines VHDL-Modells damit w
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung COMPONEN
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5 Strukturale Modellierung Natürli
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ARCHITECTURE structural OF n_bit_re
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6 Verhaltensmodellierung Im vorange
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6.1 Operatoren 6 Verhaltensmodellie
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6.1.2 Vergleichsoperatoren Operator
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6.1.3 Arithmetische Operatoren 6.1.
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6 Verhaltensmodellierung eingeführ
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
Seite 191 und 192:
9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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9 Besonderheiten bei Signalen Die Z
Seite 199 und 200:
10 Gültigkeit und Sichtbarkeit Um
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10 Gültigkeit und Sichtbarkeit spr
Seite 203 und 204: 11 Spezielle Modellierungstechniken
Seite 205 und 206: 11.2 Gruppen 393 11 Spezielle Model
Seite 207 und 208: 11.3 Überladung 11 Spezielle Model
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Seite 215 und 216: 11.5.1 Typspezifische Files 11 Spez
Seite 219 und 220: 11.5.3 Handhabung von Files in 393
Seite 223 und 224: element_data next_element element_d
Seite 227 und 228: Teil C Anwendung von VHDL © G. Leh
Seite 229 und 230: 1 Simulation tax-Checkern durchgef
Seite 231 und 232: 1.2.3 Native-Compiled Simulationste
Seite 233 und 234: 1 Simulation auch dazu verwendet we
Seite 235 und 236: 1 Simulation ARCHITECTURE strategy_
Seite 237 und 238: 1 Simulation -------- Fortsetzung v
Seite 239 und 240: 1 Simulation wurde bereits eine tec
Seite 241 und 242: 2 Synthese strukturen beschrieben.
Seite 243 und 244: 2 Synthese Die Register-Transfer-Sy
Seite 245 und 246: p Vor dem Structuring: f = (a ∧ d
Seite 247 und 248: 2 Synthese stützen, da bei der Anw
Seite 249 und 250: 2 Synthese Im folgenden soll deshal
Seite 251 und 252: 2 Synthese Die folgenden beiden Arc
Seite 253: 2 Synthese ergeben sich zuerst aufg
Seite 257 und 258: ARCHITECTURE cla OF addierer IS SIG
Seite 259 und 260: 2 Synthese ARCHITECTURE eins OF bar
Seite 261 und 262: 2.4 Synthese von sequentiellen Scha
Seite 263 und 264: ARCHITECTURE variante2 OF dff IS BE
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Seite 267 und 268: 2 Synthese Da die Prozesse zur Besc
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Seite 273 und 274: Rechenzeit / [sec] Rechenzeit / [se
Seite 275 und 276: Teil D Anhang © G. Lehmann/B. Wund
Seite 277 und 278: 1 Packages p Multiplikations- und D
Seite 279 und 280: 1 Packages Bei Objekten des Typs ti
Seite 281 und 282: 1 Packages Am Beispiel des Operator
Seite 283 und 284: Die Auflösungsfunktion wird folgen
Seite 285 und 286: 1 Packages Als Beispiel einer Funkt
Seite 287 und 288: 2.1.2 Strukturale Modellierung 2 VH
Seite 289 und 290: 2 VHDL-Übungsbeispiele p Gegeben s
Seite 291 und 292: 2 VHDL-Übungsbeispiele Segment leu
Seite 293 und 294: 2 VHDL-Übungsbeispiele zweites Fil
Seite 295 und 296: 2 VHDL-Übungsbeispiele Diese Funkt
Seite 297 und 298: 3.2 VHDL International 3 VHDL-Gremi
Seite 299 und 300: Herausgeber: Jaques Rouillard und J
Seite 301 und 302: 4 Disketteninhalt Dem Buch liegt ei
Seite 303 und 304: Literatur Die im folgenden aufgefü
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[GUY 92] A. Guyler: "VHDL 1076-1992
Seite 307 und 308:
[SEL 93d] M. Selz, K. D. Müller-Gl
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Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
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PROCEDURE, Prozeduren 163; 170; 192
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Unvollständige Typdeklarationen 22
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