Schaltungsdesign mit VHDL

ARCHITECTURE structural OF n_bit_register IS
COMPONENT d_ff_socket
PORT (d, clk : IN bit ; q : OUT bit) ;
END COMPONENT ;
BEGIN
reg : FOR i IN n-1 DOWNTO 0 GENERATE
d_ff_instance : d_ff_socket
PORT MAP (reg_in(i),clk, reg_out(i)) ;
END GENERATE ;
END structural ;
5 Strukturale Modellierung
Die Länge dieses Registers ist in der Beschreibung nicht fixiert. Sie
kann erst beim Konfigurieren des Modells über den Parameter n festgelegt
werden. Damit lassen sich von diesem Modell auch mehrere Instanzen
unterschiedlicher Länge erzeugen.
Falls nicht alle Instanzen nach dem gleichen Schema verdrahtet sind,
müssen in der GENERATE-Anweisung Bedingungen eingesetzt werden.
Als Beispiel dient hier ein Schieberegister beliebiger Länge, bei
dem das erste und letzte Modul eine spezielle Verdrahtung besitzen
(Abb. B-8):
intern(1) intern(2) intern(3)
ser_in ser_out
d q d q d q d q
clk
clk
clk
© G. Lehmann/B. Wunder/M. Selz 117
clk
clk
Abb. B-8: n-Bit Schieberegister (n=4)
ENTITY shift_register IS
GENERIC (n: IN positive RANGE 2 TO 64 := 4);
PORT (clk, ser_in : IN bit ;
ser_out : OUT bit ) ;
END shift_register ;