Schaltungsdesign mit VHDL

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C Anwendung von VHDL men Fällen, durch ungeschickte Modellierung einige 100% an zusätzlicher Logik erzeugen kann. Die Ergebnisse können dahingehend verallgemeinert werden, daß Schleifen zur Verarbeitung von einzelnen Signalen vermieden werden sollten, da dies zu einer Vervielfachung der Hardware führt. 2.3.6 Zusammenfassung Nach Untersuchung einer Vielzahl von kombinatorischen Schaltungen unter Verwendung von diversen Modellierungsarten zeichnen sich folgende Ergebnisse ab: p Bei kleinen Schaltungen hängen die Syntheseergebnisse nicht von der Art der Beschreibung ab. Es spielt also keine Rolle, ob eine bestimmte Funktion mit IF, CASE, SELECT oder durch direkte Angabe der logischen Funktion mit arithmetischen und Booleschen Operatoren beschrieben wird. p Bei großen Schaltungen hingegen ist eine tabellarische Beschreibung der Funktion mit Hilfe von sequentiellen Anweisungen (IF, CASE etc.) kaum noch möglich. Hier müssen möglichst einfache und kompakte Operatoren gewählt werden. Gegenüber eigenen Beschreibungen der Funktionalität haben diese Operatoren darüberhinaus den Vorteil, daß sie vom Syntheseprogramm besser interpretiert werden können, d.h. durch geeignetes Setzen von "constraints" kann man i.d.R. die Optimierungsziele leichter erreichen. p Innerhalb algorithmischer Beschreibungen sollten Variablen verwendet werden. Das Ergebnis des Algorithmus wird dann den Signalen oder Ports zugewiesen (vgl. Beispiel "kette"). p In einigen Fällen kann man durch eine komplexere, hardwarenähere Modellierung auch ein besseres Syntheseergebnis erzielen (sieht man vom Beispiel des "Ripple-Carry-Addierers" einmal ab). p Beim Einsatz von Schleifen zur Abarbeitung der einzelnen Elemente eines Vektors wird oft vielfache Logik erzeugt (vgl. Bsp. "barrel"). Schleifen sollten deshalb nur dann eingesetzt werden, wenn genau dieses erwünscht ist (vgl. Bsp. "kette"). 262 © G. Lehmann/B. Wunder/M. Selz
2.4 Synthese von sequentiellen Schaltungen 2.4.1 Latches Gegeben sei folgende VHDL-Beschreibung: ENTITY was_ist_das IS PORT ( a,b: IN bit; c: OUT bit ); END was_ist_das; ARCHITECTURE behave OF was_ist_das IS BEGIN PROCESS (a,b) BEGIN IF (a = '0') THEN c
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Durch Kombinat
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente Damit VHDL-Modelle
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Als Trenn- und Beg
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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3 Objekte Der maximal mögliche Wer
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3.4 Ansprechen von Objekten 3.4.1 O
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4 Aufbau eines VHDL-Modells stimmte
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung Natürli
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ARCHITECTURE structural OF n_bit_re
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
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9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen Die Z
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10 Gültigkeit und Sichtbarkeit Um
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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FOR 154; 160; 177 FOREIGN 228 forma
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Unvollständige Typdeklarationen 22
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