Schaltungsdesign mit VHDL

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C Anwendung von <strong>VHDL</strong> Da eine Erkennung von steigenden oder fallenden Flanken eines Signals häufig benötigt wird, sind die zwei Funktionen RISING _EDGE und FALLING_EDGE in das IEEE-Package integriert worden. Sie enthalten die Beschreibung gemäß variante4 und geben ein Signal vom Typ boolean zurück, welches true ist, wenn eine steigende bzw. fallende Flanke erkannt wurde. Allerdings wird das Attribut LAST_VALUE, und da<strong>mit</strong> auch diese beiden Funktionen, nicht von allen Syntheseprogrammen unterstützt. Wenn man statt des D-Flip-Flops ein T-Flip-Flop (Toggle-Flip-Flop) beschreiben möchte, kann man die folgende Architektur verwenden. ENTITY t_ff IS PORT (clk, enable: IN std_ulogic; q: BUFFER std_ulogic := '0'); END t_ff; ARCHITECTURE behavioral OF t_ff IS BEGIN PROCESS BEGIN WAIT UNTIL clk'EVENT AND clk = '1' AND clk'LAST_VALUE = '0'; IF enable = '1' THEN q
ENTITY dff IS PORT (clk,d,reset: IN std_ulogic; q: OUT std_ulogic ); END dff; 2 Synthese ARCHITECTURE async_reset OF dff IS BEGIN PROCESS (clk,reset) BEGIN IF reset = '0' THEN -- low-aktives Reset q
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Durch Kombinat
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente Damit VHDL-Modelle
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Als Trenn- und Beg
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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3 Objekte ... a := 0.4; -- "real-Va
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3 Objekte Der maximal mögliche Wer
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3 Objekte Mit 393 kann der Name des
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3 Objekte p im BLOCK-Deklarationste
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3 Objekte dabei mitunter auf ein- u
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3.4 Ansprechen von Objekten 3.4.1 O
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3 Objekte PROCESS VARIABLE v_1, v_2
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3 Objekte Die Zuweisung von komplet
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4 Aufbau eines VHDL-Modells stimmte
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4 Aufbau eines VHDL-Modells USE lib
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4 Aufbau eines VHDL-Modells Die opt
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4 Aufbau eines VHDL-Modells d.h. di
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4 Aufbau eines VHDL-Modells damit w
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung COMPONEN
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5 Strukturale Modellierung Natürli
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ARCHITECTURE structural OF n_bit_re
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6 Verhaltensmodellierung Im vorange
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6.1 Operatoren 6 Verhaltensmodellie
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6.1.2 Vergleichsoperatoren Operator
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6.1.3 Arithmetische Operatoren 6.1.
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6 Verhaltensmodellierung eingeführ
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
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9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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9 Besonderheiten bei Signalen Die Z
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10 Gültigkeit und Sichtbarkeit Um
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10 Gültigkeit und Sichtbarkeit spr
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11 Spezielle Modellierungstechniken
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11.3.3 Überladen von Aufzähltypwe
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Seite 227 und 228: Teil C Anwendung von VHDL © G. Leh
Seite 229 und 230: 1 Simulation tax-Checkern durchgef
Seite 231 und 232: 1.2.3 Native-Compiled Simulationste
Seite 233 und 234: 1 Simulation auch dazu verwendet we
Seite 235 und 236: 1 Simulation ARCHITECTURE strategy_
Seite 237 und 238: 1 Simulation -------- Fortsetzung v
Seite 239 und 240: 1 Simulation wurde bereits eine tec
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Seite 243 und 244: 2 Synthese Die Register-Transfer-Sy
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Seite 249 und 250: 2 Synthese Im folgenden soll deshal
Seite 251 und 252: 2 Synthese Die folgenden beiden Arc
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Seite 255 und 256: 2 Synthese Bei der Architektur fals
Seite 257 und 258: ARCHITECTURE cla OF addierer IS SIG
Seite 259 und 260: 2 Synthese ARCHITECTURE eins OF bar
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Seite 281 und 282: 1 Packages Am Beispiel des Operator
Seite 283 und 284: Die Auflösungsfunktion wird folgen
Seite 285 und 286: 1 Packages Als Beispiel einer Funkt
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Unvollständige Typdeklarationen 22
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