Schaltungsdesign mit VHDL

B Die Sprache VHDL
Das nachstehende Beispiel illustriert den letztgenannten Vorteil:
PROCESS
TYPE address1 IS RANGE 0 TO 63; -- neue
TYPE address2 IS RANGE 0 TO 127; -- int.-Typen
SUBTYPE add1 IS integer RANGE 0 TO 63; -- abgeleitete
SUBTYPE add2 IS integer RANGE 0 TO 127; -- int.-Typen
VARIABLE ta : address1; VARIABLE tb, tc : address2;
VARIABLE sa : add1; VARIABLE sb, sc : add2;
BEGIN
sc := sa + sb; -- legal: gleicher Basistyp
tc := ta + tb; -- !!! illegal: verschiedene Typen
...
END PROCESS;
Unter Verwendung des Attributes HIGH vordefinierte Untertypen
sind:
SUBTYPE natural IS integer RANGE 0 TO integer'HIGH;
SUBTYPE positive IS integer RANGE 1 TO integer'HIGH;
SUBTYPE delay_length IS time RANGE 0 fs TO time'HIGH;
-- delay_length nur in VHDL'93 vordefiniert!
Hinweis: Eine syntaktisch entsprechende Einschränkung des Wertebereiches
kann auch erst in der Objektdeklaration erfolgen.
3.2.1.6 Typumwandlungen
VHDL bietet die Möglichkeit der Umwandlung zwischen verschiedenen
Typen. Ein Anwendungsfall für solche Funktionen ist die Zusammenschaltung
von verschiedenen VHDL-Modellen mit unterschiedlichen
logischen Signaltypen. Hier müssen bei der Verdrahtung
Funktionen zur Signalkonvertierung angegeben werden.
Implizit sind in VHDL Funktionen zur Umwandlung von Fließkommatypen
in ganzzahlige Typen und umgekehrt, sowie zwischen verschiedenen
ganzzahligen Typen und zwischen verschiedenen Fließkommatypen
bekannt:
78 © G. Lehmann/B. Wunder/M. Selz