Schaltungsdesign mit VHDL

1 Simulation
auch dazu verwendet werden, verschiedene Architekturen einer Entity
miteinander zu vergleichen: ein Verhaltensmodell auf RT-Ebene kann
z.B. mit dessen Syntheseergebnis (Gatternetzliste) verglichen werden.
Für die Bereitstellung der Stimuli und der Soll-Antworten sowie für
die Instantiierung des zu testenden Modells ("model under test", MUT)
sind verschiedene Strategien denkbar.
Die kompakteste Möglichkeit besteht darin, in der Testbench selbst
Stimuli zu beschreiben und die Antworten des Modells zu überprüfen.
Dies kann z.B. in getrennten Prozessen erfolgen. In dieser Testbench
wird gleichzeitig auch das MUT instantiiert und mit den Stimuli bzw.
Antwortsignalen verdrahtet (siehe Abb. C-2).
stimuli
generation
MUT
model
response
control
model_tb
Abb. C-2: Testbenchstrategie mit einem VHDL-Modell
Daneben können Stimulibeschreibung und Antwortkontrolle auch in
einem oder zwei unabhängigen VHDL-Modellen erfolgen (siehe Abb.
C-3). Die Testbench dient in diesem Fall nur der Zusammenschaltung
der zwei bzw. drei Modelle. Sie ist also rein struktural.
Eine Testbenchstrategie, die auf mehreren Modellen basiert, ist aufwendiger
zu erstellen, als eine aus einem einzigen Modell bestehende
Testbench. Allerdings bietet eine feinere Strukturierung den Vorteil,
daß sich die einzelnen Modelle leichter in anderen Entwürfen wiederverwenden
lassen und die Stimuli-Datensätze einfacher ausgewechselt
werden können.
© G. Lehmann/B. Wunder/M. Selz 235