Schaltungsdesign mit VHDL

B Die Sprache VHDL
Generic-Map und Port-Map bestehen:
p aus einer durch Kommata getrennten Liste von unmittelbar aufeinanderfolgenden
Signalnamen (actuals) bzw. Parameterwerten,
wobei die Zuweisung in der gleichen Reihenfolge wie in der
Komponentendeklaration (locals) erfolgt ("positional association"):
actual_1 {, actual_n}
p oder aus einer durch Kommata getrennten Liste von expliziten
Zuweisungen in beliebiger Reihenfolge ("named association"):
local_1 => actual_1
{, local_n => actual_n}
p oder aus einer Kombination beider Möglichkeiten, wobei die
zweite Variante der ersten nachfolgen muß.
Das folgende Beispiel für eine strukturale Architektur greift die oben
gezeigten Komponentendeklarationen auf. Es handelt sich um ein 3-
2-AND-OR-INVERT-Komplexgatter mit folgendem Schaltbild:
a1
a2
a3
b1
b2
a
b
c
a
b
and_a
y
and_b
y
a_out
b_out
a
b
structural_1
or_c or_out inv_d y
y a y
Abb. B-5: Schaltbild eines 3-2-AND-OR-INVERT-Komplexgatters
ENTITY aoi IS
PORT ( a1, a2, a3, b1, b2 : IN bit;
y : OUT bit ) ;
END aoi ;
110 © G. Lehmann/B. Wunder/M. Selz