Schaltungsdesign mit VHDL

6 Entwurfsebenen in VHDL
setzt, damit bei der nächsten aktiven Taktflanke (Wartezeit!) die
Adresse auf den Bus geschrieben werden kann. Durch geeignete Wahl
der Taktperiode ist sicherzustellen, daß die Wartezeit von mindestens
10 ns eingehalten wird.
Im Gegensatz zur Algorithmischen Ebene wird hier schon ein zeitliches
Schema für den Ablauf der Operationen vorgegeben und implizit
eine Schaltungsstruktur beschrieben.
Wie die beiden Beispielarchitekturen zeigen, werden Konstrukte der
Verhaltensmodellierung sowohl auf Algorithmischer als auch auf Register-Transfer-Ebene
verwendet.
6.3 Logikebene
Die Eigenschaften eines elektronischen Systems werden auf der Logikebene
durch logische Verknüpfungen digitaler Signale und deren
zeitliche Eigenschaften (i.a. durch Verzögerungszeiten der Verknüpfungen)
beschrieben. Die Hardwarebeschreibungssprache VHDL
besitzt dazu vordefinierte Operatoren (AND, OR, XOR, NOT etc.) für binäre
Signale ('0', '1') und gestattet die Ergänzung weiterer, benutzerdefinierter
Operatoren. Auch Konstrukte zur Modellierung zeitlicher
Eigenschaften werden bereitgestellt. Nachstehend ist beispielhaft
die Beschreibung der Halbaddierer-Architektur auf der Logikebene in
der Verhaltenssichtweise abgebildet.
ARCHITECTURE logic_level OF halfadder IS
BEGIN
sum