Schaltungsdesign mit VHDL

B Die Sprache VHDL
6.4.2 Assertions
Assertions dienen zur Überprüfung von Bedingungen und zur Ausgabe
von Warnungen bzw. Fehlermeldungen. Die Syntax lautet:
[assert_label :] ASSERT condition
[ REPORT "message_string"]
[ SEVERITY severity_level] ;
Diese Syntax wird folgendermaßen interpretiert:
"Überprüfe, ob die Bedingung condition erfüllt ist; falls
nicht, erzeuge die Meldung "message_string" und breche,
abhängig von der Fehlerklasse severity_level, gegebenenfalls
die Simulation ab."
Eine Fehlermeldung mit evtl. weiteren Konsequenzen tritt also nur auf,
falls die angegebene Bedingung (condition) den Wert false ergibt.
Ohne Angabe der Fehlermeldung wird der String "Assertion
violation." ausgegeben.
Die vier möglichen Fehlerklassen (entsprechend dem vordefinierten
Aufzähltyp severity_level) haben folgende Bedeutung:
p note dient zur Ausgabe von allgemeinen Informationen,
p warning dient zur Anzeige von möglichen unerwünschten Bedingungen,
p error zeigt an, daß eine Aufgabe mit dem falschen Ergebnis
abgeschlossen wurde,
p failure zeigt an, daß eine Aufgabe nicht abgeschlossen werden
konnte.
Wird in der Anweisung keine Fehlerklasse angegeben, so wird sie mit
der Klasse error versehen. Die Entscheidung, ab welcher Klasse die
Simulation abgebrochen wird, legt man i.d.R. durch eine spezifische
Simulatoreinstellung fest.
Zwei Beispiele zur Anzeige eines (low-aktiven) Resetsignals und zur
Prüfung auf definierten Pegel eines Signals sig_a vom Typ std_
ulogic lauten:
148 © G. Lehmann/B. Wunder/M. Selz