Schaltungsdesign mit VHDL

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C Anwendung von VHDL Die folgenden drei VHDL-Prozesse zeigen die prinzipielle, synthesegerechte Modellierung eines Mealy-Automaten. Die Blöcke aus Abb. C-11 sind hier in getrennten Prozessen realisiert. zustandsspeicher: PROCESS (clk, reset) BEGIN IF (reset = '1') THEN zustand IF (in1 = ... AND in2 = ... AND ...) THEN out1
2 Synthese Da die Prozesse zur Beschreibung der Übergangslogik und der Ausgabelogik sehr ähnlich sind, können sie auch zusammengefaßt werden. Eine mögliche Fehlerquelle hierbei ist, daß Latches für die Ausgänge erzeugt werden, wenn diese nicht in jedem Zustand und bei jeder Kombination der Eingangssignale einen Wert zugewiesen bekommen. Wenn man versucht, die FSM komplett in einem Prozeß zu modellieren, der lediglich vom Takt und dem Rücksetzsignal getriggert wird, werden Flip-Flops für die Ausgänge erzeugt. Als Folgerung daraus kann man empfehlen, bei Mealy- und Moore-Automaten einen Prozeß für die Zustandsspeicherung und einen weiteren Prozeß für den rein kombinatorischen Teil zu verwenden. 2.5 Optimierung der "Constraints" Neben der Optimierung des VHDL-Modells können zur Verbesserung der Syntheseresultate bei jedem Syntheseprogramm eine Reihe von Optionen angegeben werden, mit denen man die gewünschte Zielsetzung bei der Synthese näher spezifizieren kann (sog. "constraints"). 2.5.1 Ziele und Randbedingungen Grundlegende Ziele bei der Synthese sind neben einer funktionierenden Schaltung: p geringer Flächenbedarf, p hohe Geschwindigkeit, p geringe Verlustleistung. Daneben lassen sich auch viel detailliertere Angaben machen: p Festlegung der Treiberstärken an den primären Eingängen, p Festlegung der Lastkapazitäten an den primären Ausgängen, p Angabe von Schätzwerten bzw. Modellen zur Berücksichtigung von Leitungskapazitäten, p Angaben zur Schwankungsbreite der Laufzeiten durch Variation von Temperatur, Versorgungsspannung und Prozeß. © G. Lehmann/B. Wunder/M. Selz 269
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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3 Objekte ... a := 0.4; -- "real-Va
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3 Objekte Der maximal mögliche Wer
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3.4 Ansprechen von Objekten 3.4.1 O
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4 Aufbau eines VHDL-Modells stimmte
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung Natürli
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ARCHITECTURE structural OF n_bit_re
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6.4 Nebenläufige Anweisungen 6 Ver
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ENTITY latch IS PORT (d, clk : IN b
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eset_check : ASSERT sig_reset /= '0
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6 Verhaltensmodellierung und Signal
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6 Verhaltensmodellierung im Ausfüh
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6 Verhaltensmodellierung Die einzel
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6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
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6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
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6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
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CONFIGURATION ha_config OF halfadde
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7 Konfigurieren von VHDL-Modellen D
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8 Simulationsablauf Signalzuweisung
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8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
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9 Besonderheiten bei Signalen Neben
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9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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10 Gültigkeit und Sichtbarkeit Um
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11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11 Spezielle Modellierungstechniken
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Entity Komp.-instanz Architektur 11
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