Schaltungsdesign mit VHDL

B Die Sprache VHDL
FOR inst_name_1 {,inst_name_n} : comp_name
USE ENTITY entity_name [(arch_name)]
[ GENERIC MAP (...) ]
[ PORT MAP (...) ] ;
END FOR ;
p Möchte man einen Sockel (Komponenteninstanz) unbestückt
lassen, genügt das Schlüsselwort OPEN.
FOR inst_name_1 {,inst_name_n} : comp_name
USE OPEN ;
END FOR ;
Folgende Regeln werden angewandt, falls ein oder mehrere Teile dieser
Angaben (arch_name, GENERIC MAP, PORT MAP) in der Konfiguration
fehlen:
p Bei fehlender Architekturangabe (arch_name) wird ein Modell
ohne Funktion bzw. nur mit den passiven Anweisungen der
Entity eingesetzt.
p Stimmen Namen, Modi und Typen der Signale auf local- und
formal-Ebene überein, so werden sie nach Namen miteinander
verbunden (Default-PORT MAP).
p Jeder Parameter (Generic) in der Komponentendeklaration wird
mit einem gleichnamigen Parameter der Entity verknüpft. Für
den Parameterwert wird zuerst auf die GENERIC MAP der Komponenteninstantiierung
zurückgegriffen. Wurden hier keine Parameterwerte
angegeben, so gelten die Defaultwerte aus der
Komponentendeklaration. Falls auch hier keine Werte für die
Generics definiert sind, gelten die Defaultwerte aus der Entity
(Default-GENERIC MAP).
p Fehlt die Komponentenkonfigurationsanweisung komplett, so
wird diejenige Entity (incl. der Default-Architektur, d.h. der zuletzt
compilierten Architektur der Entity) eingesetzt, deren Name
mit dem Namen der Komponente übereinstimmt. Es gelten in
diesem Fall die Regeln für die Default-GENERIC MAP und die
Default-PORT MAP.
180 © G. Lehmann/B. Wunder/M. Selz