Schaltungsdesign mit VHDL

B Die Sprache VHDL
Schlüsselwörter TO oder DOWNTO bzw. mit einem diskreten Wertebereich
mit Hilfe des Attributs RANGE angegeben werden:
gen_name : IF condition GENERATE
...
... -- Nebenlaeufige Anweisungen
...
END GENERATE [gen_name] ;
gen_name : FOR var_name IN disc_range GENERATE
...
... -- Nebenlaeufige Anweisungen
...
END GENERATE [gen_name] ;
Bei der zweiten Beschreibungsvariante wird eine Laufvariable für den
Index durch die Rahmensyntax automatisch deklariert; sie kann innerhalb
der Anweisung verwendet werden. Typische Anwendungsfälle für
GENERATE-Anweisungen sind aus mehreren Speicherelementen aufgebaute
Register. Hierzu ein Beispiel (Abb. B-7):
clk
reg_in(3) reg_in(2) reg_in(1) reg_in(0)
d
clk
q
d
clk
q
reg_out(3) reg_out(2) reg_out(1) reg_out(0)
116 © G. Lehmann/B. Wunder/M. Selz
d
clk
Abb. B-7: n-Bit Register (n=4)
ENTITY n_bit_register IS
GENERIC (n : IN positive := 4) ;
PORT (clk : IN bit ;
reg_in : IN bit_vector(n-1 DOWNTO 0) ;
reg_out : OUT bit_vector(n-1 DOWNTO 0) ) ;
END n_bit_register ;
q
d
clk
q