Schaltungsdesign mit VHDL

C Anwendung von VHDL
2.3.2 Verzweigungen
Anhand des folgenden Modells wird betrachtet, wie die Verzweigungsanweisungen
IF und CASE in Hardware umgesetzt werden:
ENTITY if_und_case IS
PORT (i: IN integer RANGE 0 TO 9;
a,b,c: IN std_ulogic_vector (7 DOWNTO 0);
z: OUT std_ulogic_vector (7 DOWNTO 0) );
END if_und_case;
ARCHITECTURE if_variante OF if_und_case IS
BEGIN
p1: PROCESS (i,a,b,c)
BEGIN
IF (i = 3) THEN z