Schaltungsdesign mit VHDL

2 Synthese
Im folgenden soll deshalb anhand einiger VHDL-Beispiele illustriert
werden, welchen Einfluß der Modellierungsstil und die gewählten
Randbedingungen ("Constraints") auf das Syntheseergebnis haben.
Für diese Betrachtungen wurden mehrere kommerzielle Syntheseprogramme
herangezogen, um programmspezifische Besonderheiten ausmitteln
zu können. Einschränkungen hinsichtlich der Verwendbarkeit
von VHDL-Anweisungen und des Beschreibungsstils werden mit zukünftigen
Programmversionen zunehmend geringer werden.
2.3 Synthese von kombinatorischen Schaltungen
In diesem Abschnitt soll dargestellt werden, wie VHDL-Modelle von
kombinatorischen Funktionen in Schaltungsarchitekturen umgesetzt
werden. Nähere Angaben finden sich in den Dokumentationen zu den
jeweiligen Synthesewerkzeugen.
2.3.1 Einführung
In VHDL gibt es zwei Möglichkeiten, kombinatorische Schaltungen zu
beschreiben: die Modellierung mit Hilfe nebenläufiger Anweisungen
und mit Hilfe sequentieller Anweisungen (innerhalb von Prozessen
und Unterprogrammen).
Am einfachen Beispiel eines achtfachen NAND-Gatters (siehe Abb. C-
6) sollen vier verschiedene Beschreibungsarten gezeigt werden.
Dieses und alle weiteren VHDL-Beispiele verwenden dabei das IEEE-
Package std_logic_1164 mit dem 9-wertigen Logiktyp
std_ulogic.
© G. Lehmann/B. Wunder/M. Selz 251