Schaltungsdesign mit VHDL

1 Simulation
ARCHITECTURE strategy_1 OF nand2_tb IS
COMPONENT nand2_socket
PORT (in1, in2 : IN bit ; out1 : OUT bit);
END COMPONENT;
SIGNAL a,b,c : bit;
SUBTYPE t2 IS bit_vector (1 TO 2);
BEGIN
----- Instantiierung des Model under Test (mut) -----------mut
: nand2_socket PORT MAP (a,b,c);
----- Beschreibung der Eingangssignale (Stimuli) ----------stimuli_generation:
PROCESS
BEGIN
-- eine Zuweisung zum Zeitpunkt 0 ns
(a, b)