Schaltungsdesign mit VHDL

6 Verhaltensmodellierung
Die einzelnen Argumente haben folgende Bedeutung für das Zeitverhalten
von Prozessen:
p Eine Liste von Signalen bewirkt, daß solange gewartet wird, bis
sich mindestens eines der Signale ändert, d.h. ein Ereignis auftritt.
Ein Prozeß mit einer Liste von Signalen als Argument einer
am Ende stehenden WAIT-Anweisung entspricht somit einem
Prozeß mit den gleichen Signalen als Elemente der "sensitivitylist"
im Prozeßkopf.
Ist ein Signal der Liste ein Vektor oder ein höherdimensionales
Feld, so erfüllt bereits die Änderung eines einzigen Elementes
die WAIT-Bedingung.
p Eine Bedingung (condition) unterbricht die Prozeßabarbeitung
solange, bis die Bedingung erfüllt ist.
Bei Angabe von Bedingung und Signalliste muß die Bedingung
erfüllt sein und der Signalwechsel auftreten.
p Die Angabe eines Ausdruckes, der als Ergebnis eine Zeitangabe
liefert (time_expression), stoppt die Prozeßabarbeitung
maximal für diese Zeitdauer.
Folgende Beispiele geben weitere Architekturen für das bereits erwähnte
Latch wieder:
ARCHITECTURE sequential_2 OF latch IS
BEGIN
q_assignment: PROCESS
BEGIN
IF clk = '1' THEN
q