Schaltungsdesign mit VHDL

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B Die Sprache VHDL Mit kontrollierten Signalzuweisungen kann z.B. auch die Funktionalität des bereits erwähnten D-Latch realisiert werden: ARCHITECTURE concurrent_5 OF latch IS BEGIN q_assignment : BLOCK (clk = '1') BEGIN q
9 Besonderheiten bei Signalen Die Zuweisung von NULL auf das Signal bedeutet nichts anderes, als daß der Treiber dieser Signalzuweisung abgeschaltet wird. Für das resultierende (aufgelöste) Signal hat dies folgende Konsequenzen: p Wurden nicht alle Treiber abgeschaltet, so wird das resultierende Signal nur anhand der nicht abgeschalteten Treiber ermittelt, p wurden alle Treiber abgeschaltet, so wird im Falle der Signaldeklaration als REGISTER der zuletzt vorhandene Signalwert beibehalten, p wurden alle Treiber abgeschaltet, so wird im Falle der Signaldeklaration als BUS der in der "resolution function" angegebene Defaultwert angenommen. Das Abschalten des Signaltreibers erfolgt unmittelbar, d.h. ohne Verzögerung, nachdem die guard_expression den Wert false angenommen hat, es sei denn, es wurde für das Signal im Anschluß an dessen Deklaration als kontrolliertes Signal eine explizite Verzögerungszeit (time_expr) durch die sog. DISCONNECT-Anweisung vereinbart: DISCONNECT sig_name_1 {, sig_name_n} : res_type_name AFTER time_expr ; DISCONNECT OTHERS : res_type_name AFTER time_expr ; DISCONNECT ALL : res_type_name AFTER time_expr ; Jedes kontrollierte Signal darf nur eine DISCONNECT-Anweisung erhalten. Die Schlüsselwörter OTHERS und ALL beschreiben alle noch nicht explizit mit einer Abschaltverzögerung versehenen bzw. alle Signale des aufgelösten Typs res_type_name. © G. Lehmann/B. Wunder/M. Selz 199
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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
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2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
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5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
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7.1.1 Erfassung der Spezifikation 7
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7.1.6 Layouterzeugung und Produktio
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7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
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8 Bewertung von VHDL Durch Kombinat
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8 Bewertung von VHDL Aktuelle Bestr
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Teil B Die Sprache VHDL © G. Lehma
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1.2 Vorgehensweise und Nomenklatur
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2.2 Zeichensatz 2 Sprachelemente De
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2 Sprachelemente Damit VHDL-Modelle
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2 Sprachelemente p sie dürfen Leer
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2.3.4.1 Numerische Größen 2 Sprac
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2.3.4.2 Zeichengrößen 2 Sprachele
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2 Sprachelemente Als Trenn- und Beg
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2 Sprachelemente Gruppen mit gleich
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3 Objekte Sämtliche Daten in VHDL
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3 Objekte ... a := 0.4; -- "real-Va
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3 Objekte Der maximal mögliche Wer
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Der einzige vordefinierte, physikal
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integer (float_object_name) real (i
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TYPE string IS ARRAY (positive RANG
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3 Objekte Mit 393 kann der Name des
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3 Objekte p im BLOCK-Deklarationste
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3 Objekte dabei mitunter auf ein- u
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3.4 Ansprechen von Objekten 3.4.1 O
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3 Objekte PROCESS VARIABLE v_1, v_2
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3 Objekte Die Zuweisung von komplet
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4 Aufbau eines VHDL-Modells stimmte
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4 Aufbau eines VHDL-Modells USE lib
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4 Aufbau eines VHDL-Modells Die opt
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4 Aufbau eines VHDL-Modells d.h. di
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4 Aufbau eines VHDL-Modells damit w
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Package Body Package 4 Aufbau eines
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5 Strukturale Modellierung ARCHITEC
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5 Strukturale Modellierung COMPONEN
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5 Strukturale Modellierung Natürli
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ARCHITECTURE structural OF n_bit_re
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6 Verhaltensmodellierung Im vorange
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6.1 Operatoren 6 Verhaltensmodellie
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6.1.2 Vergleichsoperatoren Operator
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6.1.3 Arithmetische Operatoren 6.1.
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6.1.3.3 Multiplizierende Operatoren
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Operator Funktion Typ linker Operan
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Name Funktion 6 Verhaltensmodellier
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6 Verhaltensmodellierung und PRED/S
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6 Verhaltensmodellierung s'QUIET [(
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Mit 393 sind weitere signalbezogene
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6.3 Signalzuweisungen und Verzöger
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6 Verhaltensmodellierung nicht änd
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6 Verhaltensmodellierung eingeführ
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6.4 Nebenläufige Anweisungen 6 Ver
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Seite 147 und 148: eset_check : ASSERT sig_reset /= '0
Seite 149 und 150: 6 Verhaltensmodellierung und Signal
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Seite 153 und 154: 6 Verhaltensmodellierung Die einzel
Seite 155 und 156: 6 Verhaltensmodellierung Mit der ü
Seite 157 und 158: ARCHITECTURE case_variante_2 OF fou
Seite 159 und 160: 6 Verhaltensmodellierung Die Schlei
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Seite 163 und 164: 6.6.1 Funktionen 6 Verhaltensmodell
Seite 165 und 166: 6 Verhaltensmodellierung Die Verein
Seite 167 und 168: 6 Verhaltensmodellierung Die oben d
Seite 169 und 170: PROCEDURE hello; PROCEDURE d_ff ( C
Seite 171 und 172: 6 Verhaltensmodellierung nicht ange
Seite 173 und 174: 6 Verhaltensmodellierung ARCHITECTU
Seite 175 und 176: 7 Konfigurieren von VHDL-Modellen 7
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Seite 187 und 188: 8 Simulationsablauf ARCHITECTURE nu
Seite 189 und 190: 8.3.1 Prozesse 8 Simulationsablauf
Seite 191 und 192: 9 Besonderheiten bei Signalen Neben
Seite 193 und 194: 9 Besonderheiten bei Signalen Die A
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Seite 199 und 200: 10 Gültigkeit und Sichtbarkeit Um
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Seite 223 und 224: element_data next_element element_d
Seite 227 und 228: Teil C Anwendung von VHDL © G. Leh
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Seite 231 und 232: 1.2.3 Native-Compiled Simulationste
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Seite 237 und 238: 1 Simulation -------- Fortsetzung v
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Seite 241 und 242: 2 Synthese strukturen beschrieben.
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2 Synthese stützen, da bei der Anw
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2 Synthese Im folgenden soll deshal
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2 Synthese Die folgenden beiden Arc
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2 Synthese ergeben sich zuerst aufg
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2 Synthese Bei der Architektur fals
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ARCHITECTURE cla OF addierer IS SIG
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2 Synthese ARCHITECTURE eins OF bar
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2.4 Synthese von sequentiellen Scha
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ARCHITECTURE variante2 OF dff IS BE
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ENTITY dff IS PORT (clk,d,reset: IN
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2 Synthese Da die Prozesse zur Besc
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Laufzeit / [ns] 8 7 6 5 4 3 120 130
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2 Synthese Eine neunfache Optimieru
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Rechenzeit / [sec] Rechenzeit / [se
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Teil D Anhang © G. Lehmann/B. Wund
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1 Packages p Multiplikations- und D
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1 Packages Bei Objekten des Typs ti
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1 Packages Am Beispiel des Operator
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Die Auflösungsfunktion wird folgen
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1 Packages Als Beispiel einer Funkt
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2.1.2 Strukturale Modellierung 2 VH
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2 VHDL-Übungsbeispiele p Gegeben s
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2 VHDL-Übungsbeispiele Segment leu
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2 VHDL-Übungsbeispiele zweites Fil
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2 VHDL-Übungsbeispiele Diese Funkt
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3.2 VHDL International 3 VHDL-Gremi
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Herausgeber: Jaques Rouillard und J
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4 Disketteninhalt Dem Buch liegt ei
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Literatur Die im folgenden aufgefü
Seite 305 und 306:
[GUY 92] A. Guyler: "VHDL 1076-1992
Seite 307 und 308:
[SEL 93d] M. Selz, K. D. Müller-Gl
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Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
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PROCEDURE, Prozeduren 163; 170; 192
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Unvollständige Typdeklarationen 22
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