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Schaltungsdesign mit VHDL

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11 Spezielle Modellierungstechniken<br />

In diesem Kapitel sollen <strong>VHDL</strong>-Konstrukte und Modellierungstechniken<br />

erläutert werden, die bei einfachen Aufgabenstellungen in der Regel<br />

nicht benötigt werden. Es richtet sich deshalb vorwiegend an den<br />

fortgeschrittenen <strong>VHDL</strong>-Anwender.<br />

11.1 Benutzerdefinierte Attribute<br />

Neben den vordefinierten Attributen können auch vom Benutzer Attribute<br />

vergeben werden. Diese können allerdings im Gegensatz zu den<br />

vordefinierten Attributen nur konstante Werte besitzen.<br />

Benutzerdefinierte Attribute können nicht nur für Signale, Variablen<br />

und Konstanten vergeben werden, sondern auch für die Design-Einheiten<br />

(Entity, Architecture, Configuration, Package) und weitere<br />

<strong>VHDL</strong>-Elemente wie Prozeduren, Funktionen, Typen, Untertypen,<br />

Komponenten und sogar für Labels.<br />

Mit Hilfe von Attributen können diesen verschiedenen Elementen zusätzliche<br />

Informationen <strong>mit</strong>gegeben werden, die sich <strong>mit</strong> den bisher<br />

eingeführten <strong>VHDL</strong>-Konstrukten nicht abbilden lassen. Beispielsweise<br />

können einer Architektur Angaben über die maximalen Gehäuseabmessungen,<br />

den Bauteillieferanten oder die erwarteten Herstellungskosten<br />

zugeordnet werden.<br />

Ein bedeutendes Anwendungsgebiet für benutzerdefinierte Attribute<br />

ist die <strong>VHDL</strong>-Synthese. Hier lassen sich <strong>mit</strong> programmspezifischen<br />

Attributen Vorgaben zur Zustandscodierung oder Pfadlaufzeit festlegen.<br />

Während der <strong>VHDL</strong>-Simulator diese Attribute nicht weiter bearbeitet,<br />

werden sie vom Synthesewerkzeug erkannt und entsprechend<br />

umgesetzt.<br />

204 © G. Lehmann/B. Wunder/M. Selz

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