Schaltungsdesign mit VHDL

7 Konfigurieren von VHDL-Modellen
Weitere Blockkonfigurationsanweisungen dienen zur näheren Beschreibung
von GENERATE- und BLOCK-Anweisungen:
FOR block_name
... -- weitere Blockkonfigurationen
... -- Komponentenkonfigurationen
END FOR ;
FOR gen_name [(index_range)]
... -- weitere Blockkonfigurationen
... -- Komponentenkonfigurationen
END FOR ;
7.2.2 Konfiguration von Komponenten
Die Konfigurationsanweisungen für Komponenten stellen den Zusammenhang
zwischen dem in der Architektur instantiierten Komponentensockel
und dem darin einzusetzenden Modell her. Bei diesem Modell
handelt es sich um ein bereits compiliertes Modell, das in der Bibliothek
work oder in einer anderen Resource-Library abgelegt ist.
Diese Modelle müssen also vor dem Übersetzen der Konfiguration angelegt
und compiliert werden. Mit den von der Komponenteninstantiierung
bekannten GENERIC MAP- und PORT MAP-Anweisungen
werden die "local" und "formal" Ports und Generics verbunden.
Das jeweils einzusetzende Modell kann folgendermaßen beschrieben
werden:
p durch Angabe seiner Konfiguration (conf_name):
FOR inst_name_1 {,inst_name_n} : comp_name
USE CONFIGURATION conf_name
[ GENERIC MAP (...) ]
[ PORT MAP (...) ] ;
END FOR ;
p oder durch den Namen seiner Schnittstellenbeschreibung
(entity_name) mit gewünschter Architektur (arch_name):
© G. Lehmann/B. Wunder/M. Selz 179