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Schaltungsdesign mit VHDL Gunther L
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Vorwort VHDL1 ist ein weltweit akze
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Vorwort In dem vorliegenden Buch is
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Zu diesem Buch Als eine der wenigen
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Inhalt Teil A Einführung 1 Entwurf
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Inhalt 6.3 Signalzuweisungen und Ve
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Teil A Einführung © G. Lehmann/B.
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1 Entwurf elektronischer Systeme ti
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1.3.2 Algorithmische Ebene 1 Entwur
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1 Entwurf elektronischer Systeme st
- Seite 21 und 22:
2 Motivation für eine normierte Ha
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2 Motivation für eine normierte Ha
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3 Geschichtliche Entwicklung von VH
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4 Aufbau einer VHDL- Beschreibung D
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4 Aufbau einer VHDL-Beschreibung Vo
- Seite 31 und 32:
5 Entwurfssichten in VHDL Im vorges
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Eine entsprechende Architektur für
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6 Entwurfsebenen in VHDL Die weiten
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6 Entwurfsebenen in VHDL setzt, dam
- Seite 39 und 40:
7.1.1 Erfassung der Spezifikation 7
- Seite 41 und 42:
7.1.6 Layouterzeugung und Produktio
- Seite 43 und 44:
7.2.4 Syntheseprogramme 7 Design-Me
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Technologie A (FPGAs) Hersteller 1
- Seite 47 und 48:
8 Bewertung von VHDL Durch Kombinat
- Seite 49 und 50:
8 Bewertung von VHDL Aktuelle Bestr
- Seite 51 und 52: Teil B Die Sprache VHDL © G. Lehma
- Seite 53 und 54: 1.2 Vorgehensweise und Nomenklatur
- Seite 55 und 56: 2.2 Zeichensatz 2 Sprachelemente De
- Seite 57 und 58: 2 Sprachelemente Damit VHDL-Modelle
- Seite 59 und 60: 2 Sprachelemente p sie dürfen Leer
- Seite 61 und 62: 2.3.4.1 Numerische Größen 2 Sprac
- Seite 63 und 64: 2.3.4.2 Zeichengrößen 2 Sprachele
- Seite 65 und 66: 2 Sprachelemente Als Trenn- und Beg
- Seite 67 und 68: 2 Sprachelemente Gruppen mit gleich
- Seite 69 und 70: 3 Objekte Sämtliche Daten in VHDL
- Seite 71 und 72: 3 Objekte ... a := 0.4; -- "real-Va
- Seite 73 und 74: 3 Objekte Der maximal mögliche Wer
- Seite 75 und 76: Der einzige vordefinierte, physikal
- Seite 77 und 78: integer (float_object_name) real (i
- Seite 79 und 80: TYPE string IS ARRAY (positive RANG
- Seite 81 und 82: 3 Objekte Mit 393 kann der Name des
- Seite 83 und 84: 3 Objekte p im BLOCK-Deklarationste
- Seite 85 und 86: 3 Objekte dabei mitunter auf ein- u
- Seite 87 und 88: 3.4 Ansprechen von Objekten 3.4.1 O
- Seite 89 und 90: 3 Objekte PROCESS VARIABLE v_1, v_2
- Seite 91 und 92: 3 Objekte Die Zuweisung von komplet
- Seite 93 und 94: 4 Aufbau eines VHDL-Modells stimmte
- Seite 95 und 96: 4 Aufbau eines VHDL-Modells USE lib
- Seite 97 und 98: 4 Aufbau eines VHDL-Modells Die opt
- Seite 99 und 100: 4 Aufbau eines VHDL-Modells d.h. di
- Seite 101: 4 Aufbau eines VHDL-Modells damit w
- Seite 105 und 106: 5 Strukturale Modellierung ARCHITEC
- Seite 107 und 108: 5 Strukturale Modellierung COMPONEN
- Seite 109 und 110: 5 Strukturale Modellierung ARCHITEC
- Seite 111 und 112: 5 Strukturale Modellierung Natürli
- Seite 113 und 114: 5 Strukturale Modellierung ARCHITEC
- Seite 115 und 116: ARCHITECTURE structural OF n_bit_re
- Seite 117 und 118: 6 Verhaltensmodellierung Im vorange
- Seite 119 und 120: 6.1 Operatoren 6 Verhaltensmodellie
- Seite 121 und 122: 6.1.2 Vergleichsoperatoren Operator
- Seite 123 und 124: 6.1.3 Arithmetische Operatoren 6.1.
- Seite 125 und 126: 6.1.3.3 Multiplizierende Operatoren
- Seite 127 und 128: Operator Funktion Typ linker Operan
- Seite 129 und 130: Name Funktion 6 Verhaltensmodellier
- Seite 131 und 132: 6 Verhaltensmodellierung und PRED/S
- Seite 133 und 134: 6 Verhaltensmodellierung s'QUIET [(
- Seite 135 und 136: Mit 393 sind weitere signalbezogene
- Seite 137 und 138: 6.3 Signalzuweisungen und Verzöger
- Seite 139 und 140: 6 Verhaltensmodellierung nicht änd
- Seite 141 und 142: 6 Verhaltensmodellierung eingeführ
- Seite 143 und 144: 6.4 Nebenläufige Anweisungen 6 Ver
- Seite 145 und 146: ENTITY latch IS PORT (d, clk : IN b
- Seite 147 und 148: eset_check : ASSERT sig_reset /= '0
- Seite 149 und 150: 6 Verhaltensmodellierung und Signal
- Seite 151 und 152: 6 Verhaltensmodellierung im Ausfüh
- Seite 153 und 154:
6 Verhaltensmodellierung Die einzel
- Seite 155 und 156:
6 Verhaltensmodellierung Mit der ü
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ARCHITECTURE case_variante_2 OF fou
- Seite 159 und 160:
6 Verhaltensmodellierung Die Schlei
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ARCHITECTURE behavioral OF n_time_l
- Seite 163 und 164:
6.6.1 Funktionen 6 Verhaltensmodell
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6 Verhaltensmodellierung Die Verein
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6 Verhaltensmodellierung Die oben d
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PROCEDURE hello; PROCEDURE d_ff ( C
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6 Verhaltensmodellierung nicht ange
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6 Verhaltensmodellierung ARCHITECTU
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7 Konfigurieren von VHDL-Modellen 7
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7 Konfigurieren von VHDL-Modellen W
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7 Konfigurieren von VHDL-Modellen W
- Seite 181 und 182:
CONFIGURATION ha_config OF halfadde
- Seite 183 und 184:
7 Konfigurieren von VHDL-Modellen D
- Seite 185 und 186:
8 Simulationsablauf Signalzuweisung
- Seite 187 und 188:
8 Simulationsablauf ARCHITECTURE nu
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8.3.1 Prozesse 8 Simulationsablauf
- Seite 191 und 192:
9 Besonderheiten bei Signalen Neben
- Seite 193 und 194:
9 Besonderheiten bei Signalen Die A
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9 Besonderheiten bei Signalen ARCHI
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9 Besonderheiten bei Signalen Die Z
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10 Gültigkeit und Sichtbarkeit Um
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10 Gültigkeit und Sichtbarkeit spr
- Seite 203 und 204:
11 Spezielle Modellierungstechniken
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11.2 Gruppen 393 11 Spezielle Model
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11.3 Überladung 11 Spezielle Model
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11 Spezielle Modellierungstechniken
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11.3.3 Überladen von Aufzähltypwe
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Entity Komp.-instanz Architektur 11
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11.5.1 Typspezifische Files 11 Spez
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11 Spezielle Modellierungstechniken
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11.5.3 Handhabung von Files in 393
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11 Spezielle Modellierungstechniken
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element_data next_element element_d
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11 Spezielle Modellierungstechniken
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Teil C Anwendung von VHDL © G. Leh
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1 Simulation tax-Checkern durchgef
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1.2.3 Native-Compiled Simulationste
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1 Simulation auch dazu verwendet we
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1 Simulation ARCHITECTURE strategy_
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1 Simulation -------- Fortsetzung v
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1 Simulation wurde bereits eine tec
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2 Synthese strukturen beschrieben.
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2 Synthese Die Register-Transfer-Sy
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p Vor dem Structuring: f = (a ∧ d
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2 Synthese stützen, da bei der Anw
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2 Synthese Im folgenden soll deshal
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2 Synthese Die folgenden beiden Arc
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2 Synthese ergeben sich zuerst aufg
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2 Synthese Bei der Architektur fals
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ARCHITECTURE cla OF addierer IS SIG
- Seite 259 und 260:
2 Synthese ARCHITECTURE eins OF bar
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2.4 Synthese von sequentiellen Scha
- Seite 263 und 264:
ARCHITECTURE variante2 OF dff IS BE
- Seite 265 und 266:
ENTITY dff IS PORT (clk,d,reset: IN
- Seite 267 und 268:
2 Synthese Da die Prozesse zur Besc
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Laufzeit / [ns] 8 7 6 5 4 3 120 130
- Seite 271 und 272:
2 Synthese Eine neunfache Optimieru
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Rechenzeit / [sec] Rechenzeit / [se
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Teil D Anhang © G. Lehmann/B. Wund
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1 Packages p Multiplikations- und D
- Seite 279 und 280:
1 Packages Bei Objekten des Typs ti
- Seite 281 und 282:
1 Packages Am Beispiel des Operator
- Seite 283 und 284:
Die Auflösungsfunktion wird folgen
- Seite 285 und 286:
1 Packages Als Beispiel einer Funkt
- Seite 287 und 288:
2.1.2 Strukturale Modellierung 2 VH
- Seite 289 und 290:
2 VHDL-Übungsbeispiele p Gegeben s
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2 VHDL-Übungsbeispiele Segment leu
- Seite 293 und 294:
2 VHDL-Übungsbeispiele zweites Fil
- Seite 295 und 296:
2 VHDL-Übungsbeispiele Diese Funkt
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3.2 VHDL International 3 VHDL-Gremi
- Seite 299 und 300:
Herausgeber: Jaques Rouillard und J
- Seite 301 und 302:
4 Disketteninhalt Dem Buch liegt ei
- Seite 303 und 304:
Literatur Die im folgenden aufgefü
- Seite 305 und 306:
[GUY 92] A. Guyler: "VHDL 1076-1992
- Seite 307 und 308:
[SEL 93d] M. Selz, K. D. Müller-Gl
- Seite 309 und 310:
Sachverzeichnis Die im folgenden au
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FOR 154; 160; 177 FOREIGN 228 forma
- Seite 313 und 314:
PROCEDURE, Prozeduren 163; 170; 192
- Seite 315 und 316:
Unvollständige Typdeklarationen 22
Change language